CN111445828A - 显示驱动电路及显示装置 - Google Patents

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CN111445828A
CN111445828A CN202010312214.8A CN202010312214A CN111445828A CN 111445828 A CN111445828 A CN 111445828A CN 202010312214 A CN202010312214 A CN 202010312214A CN 111445828 A CN111445828 A CN 111445828A
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CN
China
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electrically connected
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transistor
node
driving
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CN202010312214.8A
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王尚龙
徐志达
金一坤
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Abstract

本申请提供一种显示驱动电路及显示装置，所述显示驱动电路包括多个驱动组，每个所述驱动组与所述显示装置的全部扫描线电性连接，所述扫描线与所述显示装置的显示单元电性连接，每个所述驱动组通过所述扫描线控制所述显示装置的显示功能，每个所述驱动组均电性连接一触发信号线，所述触发信号线控制所述多个驱动组交替驱动所述显示装置进行显示；所述显示装置包含所述显示驱动电路。本申请通过设置多个驱动组交替工作，减小单个驱动组的工作时间，有利于维持驱动组的工作稳定性，降低失效风险。

Description

显示驱动电路及显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种显示驱动电路及显示装置。
背景技术
随着平板显示技术的发展，高分辨率、高对比度、高刷新速率、窄边框、薄型化已成为平板显示发展趋势。GOA(Gate Driver on Array，阵列基板行驱动)技术是利用现有显示器中的阵列基板制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式，该技术有利于实现显示装置的窄边框甚至无边框设计，因而备受青睐。
GOA电路中包含多个驱动型薄膜晶体管和开关型薄膜晶体管，这些薄膜晶体管在长时间工作状态下会出现性能失稳的状况，大大增加了显示装置的失效风险。
发明内容
为了解决上述现有技术中的不足，本申请提出针对显示驱动电路设置多个驱动组，每一个驱动组可单独驱动显示装置进行显示，在显示装置长时间工作时，多个驱动组交替工作，从而减小单个驱动组的工作时间，降低失效风险。
本申请提供一种显示驱动电路，应用于显示装置中，包括多个驱动组，每个所述驱动组与所述显示装置的全部扫描线电性连接，所述扫描线与所述显示装置的显示单元电性连接，每个所述驱动组通过所述扫描线控制所述显示装置的显示功能；
每个所述驱动组均电性连接一触发信号线，所述触发信号线控制所述多个驱动组交替驱动所述显示装置进行显示。
根据本申请一实施例，所述显示驱动电路包括第一驱动组和第二驱动组，所述第一驱动组电性连接第一触发信号线，所述第二驱动组电性连接第二触发信号线，所述第一驱动组和所述第二驱动组交替驱动所述显示装置进行显示；
所述第一驱动组和所述第二驱动组分别包括多级驱动单元，每一级所述驱动单元的级联信号输出端均电性连接所述扫描线。
根据本申请一实施例，所述第一驱动组的所述级联信号输出端通过第一开关晶体管电性连接至所述扫描线，所述第二驱动组的所述级联信号输出端通过第二开关晶体管电性连接至所述扫描线。
根据本申请一实施例，每一级所述驱动单元包括：
上拉控制单元，与第一时钟信号输入端、第一级联信号输入端及第一节点电性连接，用于在所述第一时钟信号输入端输入的信号的控制下将所述第一级联信号输入端输入的信号传输至所述第一节点；
上拉单元，与所述第一节点、第二时钟信号输入端及第二节点电性连接，用于在所述第一节点的信号控制下将所述第二时钟信号输入端输入的信号传输至所述第二节点，所述第二节点电性连接所述级联信号输出端；
下拉单元，与所述第二节点、第三节点及第二低压信号输入端电性连接，用于在所述第三节点的信号控制下将所述第二低压信号输入端输入的信号传输至所述第二节点；
下拉控制单元，与所述第一节点、第二级联信号输入端及第一低压信号输入端电性连接，用于在所述第二级联信号输入端输入的信号控制下将所述第一低压信号输入端输入的信号传输至所述第一节点；
下拉维持单元，与所述第一节点、所述第三节点、高压信号输入端及所述第一低压信号输入端电性连接，用于在所述第一节点的信号控制下将所述第一低压信号输入端输入的信号或所述高压信号输入端输入的信号传输至所述第三节点。
根据本申请一实施例，所述上拉单元包括电容和第一晶体管，所述电容的第一端电性连接所述第二时钟信号输入端，所述电容的第二端电性连接所述第一节点；所述第一晶体管的栅极电性连接所述第一节点，所述第一晶体管的源极电性连接所述第二时钟信号输入端，所述第一晶体管的漏极电性连接所述第二节点；
所述上拉控制单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一时钟信号输入端，所述第二晶体管的源极电性连接所述级联信号输入端，所述第二晶体管的漏极电性连接所述第一节点；
所述下拉单元包括第三晶体管，所述第三晶体管的栅极电性连接所述第三节点，所述第三晶体管的源极电性连接所述第二低压信号输入端，所述第三晶体管的漏极电性连接所述第二节点；
所述下拉控制单元包括第四晶体管，所述第四晶体管的栅极电性连接所述第二级联信号输入端，所述第四晶体管的源极电性连接所述第一低压信号输入端，所述第四晶体管的漏极电性连接所述第一节点；
所述下拉维持单元包括第五晶体管、第六晶体管和第七晶体管，所述第五晶体管的源极和所述第六晶体管的源极电性连接所述第一低压信号输入端，所述第五晶体管的漏极和所述第六晶体管的栅极电性连接所述第一节点，所述第五晶体管的栅极和所述第六晶体管的漏极电性连接所述第三节点，所述第七晶体管的栅极和源极电性连接所述高压信号输入端，所述第七晶体管的漏极电性连接所述第三节点。
根据本申请一实施例，所述第一驱动组中的第1级所述驱动单元的所述第一级联信号输入端电性连接所述第一触发信号线；所述第二驱动组中的第1级所述驱动单元的所述第一级联信号输入端电性连接所述第二触发信号线。
根据本申请一实施例，第n级驱动单元的所述第一级联信号输入端电性连接第n-1级驱动单元的所述级联信号输出端；第n级驱动单元的所述第二级联信号输入端电性连接第n+1级驱动单元的所述级联信号输出端，其中，n为大于或等于2的整数。
根据本申请一实施例，所述第一时钟信号输入端电性连接第一时钟信号线，所述第二时钟信号输入端电性连接第二时钟信号线，所述第一低压信号输入端电性连接第一低压信号线，所述第二低压信号输入端电性连接第二低压信号线，所述高压信号输入端电性连接高压信号线。
本申请还提供一种显示装置，包括如上所述的显示驱动电路，并通过所述显示驱动电路进行驱动显示。
根据本申请一实施例，所述显示装置包括显示区，所述显示驱动电路设置于所述显示区的侧边，且所述显示区的相对两边分别设置一所述显示驱动电路。
本发明的有益效果是：本申请提供的显示驱动电路及显示装置，包含多个驱动组，在驱动显示过程中，所述多个驱动组交替工作，从而减小单个驱动组的工作时间，有利于维持驱动组的工作稳定性，降低失效风险。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的显示驱动电路结构示意图；
图2是所述第一开关信号线SW1和所述第二开关信号线SW2输出的开关信号时序图；
图3是本申请实施例提供的显示驱动电路中的一个驱动单元的电路结构示意图；
图4是本申请实施例提供的显示驱动电路中的第一驱动组的级联关系示意图；
图5是本申请实施例提供的显示装置结构示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本申请实施例提供一种显示驱动电路及显示装置，通过所述显示驱动电路设置为包含多个驱动组，并且多个驱动组交替工作，从而减小单个驱动组的工作时间，有利于维持驱动组的工作稳定性，降低失效风险；所述显示装置应用该显示驱动电路进行驱动。
如图1所示，是本申请实施例提供的显示驱动电路结构示意图，用于驱动显示装置01。所述显示驱动电路包括第一驱动组U1和第二驱动组U2，所述显示装置包括多条扫描线011，所述扫描线011与所述显示装置01的显示单元电性连接，用于向所述显示装置01提供显示驱动信号。
所述第一驱动组U1包括N级驱动单元，分别是第1级驱动单元U1(1)至第N级驱动单元U1(N)，其中，N为大于或等于2的整数；所述第二驱动组U2包括N级驱动单元，分别是第1级驱动单元U2(1)至第N级驱动单元U2(N)，其中，N为大于或等于2的整数。可选地，所述第一驱动组U1所包含的驱动组的数量与所述第二驱动组U2所包含的驱动组的数量可以相同也可以不同。
所述第一驱动组U1中的每一级驱动单元的级联信号输出端均电性连接至所述扫描线011，且所述第一驱动组U1的所述级联信号输出端与所述显示装置01的全部所述扫描线011均电性连接，所述第一驱动组U1可独立驱动所述显示装置01进行显示；所述第二驱动组U2中的每一级驱动单元的级联信号输出端均电性连接至所述扫描线011，且所述第二驱动组U2的所述级联信号输出端与所述显示装置01的全部所述扫描线011均电性连接，所述第二驱动组U2可独立驱动所述显示装置01进行显示。
所述第一驱动组U1电性连接第一触发信号线STV1，所述第二驱动组U2电性连接第二触发信号线STV2。具体地，所述第一驱动组U1的第1级驱动单元U1(1)与所述第一触发信号线STV1电性连接，所述第一驱动组U1的其余驱动单元依次级联，所述第一触发信号线STV1用于向所述第一驱动组U1发送触发信号；所述第二驱动组U2的第1级驱动单元U2(1)与所述第二触发信号线STV2电性连接，所述第二驱动组U2的其余驱动单元依次级联，所述第二触发信号线STV2用于向所述第二驱动组U2发送触发信号。所述第一触发信号线STV1和所述第二触发信号线STV2控制所述第一驱动组U1和所述第二驱动组U2交替工作，从而缩小每个驱动组的工作时间，降低失效风险。
可选地，所述第一驱动组U1的所述级联信号输出端通过第一开关晶体管S1电性连接至所述扫描线011；所述第一开关晶体管S1与第一开关信号线SW1电性连接，所述第一开关信号线SW1用于控制所述第一开关晶体管S1的开关状态。所述第二驱动组U2的所述级联信号输出端通过第二开关晶体管S2电性连接至所述扫描线011；所述第二开关晶体管S2与第二开关信号线SW2电性连接，所述第二开关信号线SW2用于控制所述第二开关晶体管S2的开关状态。
可选地，参考图1和图2所示，其中图2是所述第一开关信号线SW1和所述第二开关信号线SW2输出的开关信号时序图。需要说明的是，在T1时间段内，所述第一触发信号线STV1触发所述第一驱动组U1工作，所述第二驱动组U2不工作；在T2时间段内，所述第二触发信号线STV2触发所述第二驱动组U2工作，所述第一驱动组U1不工作。在第一时间段T1内，所述第一开关信号线SW1控制所述第一开关晶体管S1打开，所述第一驱动组U1驱动所述显示装置01进行显示；所述第二开关信号线SW2控制所述第二开关晶体管S2关闭，所述第二驱动组U2不工作。在第二时间段T2内，所述第二开关信号线SW2控制所述第二开关晶体管S2打开，所述第二驱动组U2驱动所述显示装置01进行显示；所述第一开关信号线SW1控制所述第一开关晶体管S1关闭，所述第一驱动组U1不工作。通过上述操作，实现所述第一驱动组U1和所述第二驱动组U2交替驱动所述显示装置01的目的，减小单个驱动组的工作时间，降低驱动电路失效风险。
可选地，所述第一驱动组U1内的驱动单元与所述第二驱动组U2内的驱动单元的结构可以相同也可以不同。下面以所述第一驱动组U1为例，对所述第一驱动组U1内的驱动单元的结构和各个驱动单元之间的级联关系进行说明。
如图3所示，所述驱动单元包括上拉控制单元101、上拉单元102、下拉单元103、下拉控制单元104以及下拉维持单元105。
所述上拉控制单元101分别与第一时钟信号输入端21、第一级联信号输入端31及第一节点A电性连接。所述上拉控制单元101用于在所述第一时钟信号输入端21输入的信号的控制下将所述第一级联信号输入端31输入的信号传输至所述第一节点A。
具体地，所述上拉控制单元101包括第二晶体管T2，所述第二晶体管T2的栅极电性连接所述第一时钟信号输入端21，所述第二晶体管T2的源极电性连接所述级联信号输入端31，所述第二晶体管T2的漏极电性连接所述第一节点A。
需要说明的是，本发明实施例提供的显示驱动电路中使用的晶体管可以是n型晶体管，也可以是p型晶体管。为了便于理解本发明，在以下实施例中均以n型晶体管为例进行说明。应当理解的是，对于n型晶体管，当晶体管的栅极为高电平时，晶体管的源极与漏极导通，晶体管打开，反之晶体管关闭；对于p型晶体管，当晶体管的栅极为低电平时，晶体管的源极与漏极导通，晶体管打开，反之晶体管关闭。
所述上拉单元102分别与所述第一节点A、第二时钟信号输入端22及第二节点B电性连接。所述上拉单元102用于在所述第一节点A的信号控制下将所述第二时钟信号输入端22输入的信号传输至所述第二节点B。
具体地，所述上拉单元102包括电容Cp和第一晶体管T1。所述电容Cp的第一端电性连接所述第二时钟信号输入端22，所述电容Cp的第二端电性连接所述第一节点A。所述电容Cp用于耦合所述第一节点A和所述第二时钟信号输入端22的电位。所述第一晶体管T1的栅极电性连接所述第一节点A，所述第一晶体管T1的源极电性连接所述第二时钟信号输入端22，所述第一晶体管T1的漏极电性连接所述第二节点B。所述第一晶体管T1用于在所述第一节点A的电压信号控制下，将所述第二时钟信号输入端22输入的信号传输至所述第二节点B。
具体地，所述第二节点B电性连接所述级联信号输出端61。所述级联信号输出端61与所述显示装置01的所述扫描线011电性连接(参考图1所示)，用于为所述显示装置01的显示单元提供驱动信号。
在本实施例所述的驱动单元中，所述电容Cp的两端分别连接所述第二时钟信号输入端22和所述第一节点A，所述级联信号输出端61通过所述第一晶体管T1与所述电容Cp并联设置，因此，所述第二时钟信号输入端22经所述第一晶体管T1传输至所述级联信号输出端61的信号不会被所述电容Cp损耗，可以保证所述级联信号输出端61输出的信号具有足够的强度和稳定性。
所述下拉单元103分别与所述第二节点B、第三节点C及第二低压信号输入端52电性连接。所述下拉单元103用于在所述第三节点C的信号控制下将所述第二低压信号输入端52输入的信号传输至所述第二节点B，从而下拉所述第二节点B的电位，使所述级联信号输出端61输出低电平。
具体地，所述下拉单元103包括第三晶体管T3，所述第三晶体管T3的栅极电性连接所述第三节点C，所述第三晶体管T3的源极电性连接所述第二低压信号输入端52，所述第三晶体管T3的漏极电性连接所述第二节点B。
所述下拉控制单元104分别与所述第一节点A、第二级联信号输入端32及第一低压信号输入端51电性连接。所述下拉控制单元104用于在所述第二级联信号输入端32输入的信号控制下将所述第一低压信号输入端51输入的信号传输至所述第一节点A，从而下拉所述第一节点A的电位。
具体地，所述下拉控制单元104包括第四晶体管T4，所述第四晶体管T4的栅极电性连接所述第二级联信号输入端32，所述第四晶体管T4的源极电性连接所述第一低压信号输入端51，所述第四晶体管T4的漏极电性连接所述第一节点A。
所述下拉维持单元105分别与所述第一节点A、所述第三节点C、高压信号输入端41及所述第一低压信号输入端51电性连接，用于在所述第一节点A的信号控制下将所述第一低压信号输入端51输入的信号或所述高压信号输入端41输入的信号传输至所述第三节点C，从而下拉或抬升所述第三节点C的电位。
具体地，所述下拉维持单元105包括第五晶体管T5、第六晶体管T6和第七晶体管T7。其中，所述第五晶体管T5的源极和所述第六晶体管T6的源极电性连接所述第一低压信号输入端51，所述第五晶体管T5的漏极和所述第六晶体管T6的栅极电性连接所述第一节点A，所述第五晶体管T5的栅极和所述第六晶体管T6的漏极电性连接所述第三节点C，所述第七晶体管T7的栅极和源极电性连接所述高压信号输入端41，所述第七晶体管T7的漏极电性连接所述第三节点C。
在本实施例提供的所述驱动单元中，所述第一低压信号输入端51下拉所述第一节点A的电位，第二低压信号输入端52下拉所述第二节点B的电位，从而保证所述级联信号输出端61在无高压信号输出时维持在低压状态，防止因所述第二节点B的电位波动导致的所述级联信号输出端61输出的信号异常。
下面针对所述第一驱动组U1中的所述驱动单元的级联关系进行说明。
如图4所示，第n级驱动单元U1(n)的所述第一级联信号输入端31电性连接第n-1级驱动单元U1(n-1)的所述级联信号输出端61；第n级驱动单元U1(n)的所述第二级联信号输入端32电性连接第n+1级驱动单元U1(n+1)的所述级联信号输出端61；其中，n为大于或等于2，且小于N的整数。
特别地，参考图1和图4所示，当n＝2时，第1级驱动单元U1(1)的所述第一级联信号输入端31电性连接所述第一触发信号线STV1。
对于任意一级驱动单元存在以下连接关系：所述第一时钟信号输入端21电性连接第一时钟信号线CK1，所述第一时钟信号线CK1用于向所述第一时钟信号输入端21传输第一时钟信号；所述第二时钟信号输入端22电性连接第二时钟信号线CK2，所述第二时钟信号线CK2用于向所述第二时钟信号输入端22传输第二时钟信号；所述第一低压信号输入端51电性连接第一低压信号线VL1，所述第一低压信号线VL1用于向所述第一低压信号输入端51传输第一低压信号；所述第二低压信号输入端52电性连接第二低压信号线VL2，所述第二低压信号线VL2用于向所述第二低压信号输入端52传输第二低压信号；所述高压信号输入端41电性连接高压信号线VH，所述高压信号线VH用于向所述高压信号输入端41传输高压信号。
需要说明的是，所述级联信号输出端61输出级联信号G，所述级联信号G可用于驱动所述显示装置进行显示。
如图5所示，本申请实施例还提供一种显示装置02，所述显示装置02包括上述实施例提供的显示驱动电路，并通过所述显示驱动电路进行驱动显示。具体地，所述显示装置02包括显示区AA，在所述显示区AA的一侧并排设置所述显示驱动电路的所述第一驱动组U1和所述第二驱动组U2，所述第一驱动组U1和所述第二驱动组U2可分别单独驱动所述显示装置02进行显示，在所述显示装置发挥显示功能时，所述第一驱动组U1和所述第二驱动组U2交替工作。
可选地，所述显示区AA的相对两侧分别设置一所述显示驱动电路，即所述显示区AA的相对两侧分别包含一第一驱动组U1和一第二驱动组U2，所述显示驱动电路从两侧同时对所述显示区AA进行驱动，进一步提高所述显示驱动电路的驱动效率和驱动能力。
综上所述，本申请实施例提供的显示驱动电路及显示装置，包含两个驱动组，在驱动显示过程中，两个驱动组交替工作，从而减小单个驱动组的工作时间，有利于维持驱动组的工作稳定性，降低失效风险。
需要说明的是，虽然本发明以具体实施例揭露如上，但上述实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种显示驱动电路，应用于显示装置中，其特征在于，包括多个驱动组，每个所述驱动组与所述显示装置的全部扫描线电性连接，所述扫描线与所述显示装置的显示单元电性连接，每个所述驱动组通过所述扫描线控制所述显示装置的显示功能；
每个所述驱动组均电性连接一触发信号线，所述触发信号线控制所述多个驱动组交替驱动所述显示装置进行显示。
2.根据权利要求1所述的显示驱动电路，其特征在于，所述显示驱动电路包括第一驱动组和第二驱动组，所述第一驱动组电性连接第一触发信号线，所述第二驱动组电性连接第二触发信号线，所述第一驱动组和所述第二驱动组交替驱动所述显示装置进行显示；
所述第一驱动组和所述第二驱动组分别包括多级驱动单元，每一级所述驱动单元的级联信号输出端均电性连接所述扫描线。
3.根据权利要求2所述的显示驱动电路，其特征在于，所述第一驱动组的所述级联信号输出端通过第一开关晶体管电性连接至所述扫描线，所述第二驱动组的所述级联信号输出端通过第二开关晶体管电性连接至所述扫描线。
4.根据权利要求2所述的显示驱动电路，其特征在于，每一级所述驱动单元包括：
上拉控制单元，与第一时钟信号输入端、第一级联信号输入端及第一节点电性连接，用于在所述第一时钟信号输入端输入的信号的控制下将所述第一级联信号输入端输入的信号传输至所述第一节点；
上拉单元，与所述第一节点、第二时钟信号输入端及第二节点电性连接，用于在所述第一节点的信号控制下将所述第二时钟信号输入端输入的信号传输至所述第二节点，所述第二节点电性连接所述级联信号输出端；
下拉单元，与所述第二节点、第三节点及第二低压信号输入端电性连接，用于在所述第三节点的信号控制下将所述第二低压信号输入端输入的信号传输至所述第二节点；
下拉控制单元，与所述第一节点、第二级联信号输入端及第一低压信号输入端电性连接，用于在所述第二级联信号输入端输入的信号控制下将所述第一低压信号输入端输入的信号传输至所述第一节点；
下拉维持单元，与所述第一节点、所述第三节点、高压信号输入端及所述第一低压信号输入端电性连接，用于在所述第一节点的信号控制下将所述第一低压信号输入端输入的信号或所述高压信号输入端输入的信号传输至所述第三节点。
5.根据权利要求4所述的显示驱动电路，其特征在于，
所述上拉单元包括电容和第一晶体管，所述电容的第一端电性连接所述第二时钟信号输入端，所述电容的第二端电性连接所述第一节点；所述第一晶体管的栅极电性连接所述第一节点，所述第一晶体管的源极电性连接所述第二时钟信号输入端，所述第一晶体管的漏极电性连接所述第二节点；
所述上拉控制单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一时钟信号输入端，所述第二晶体管的源极电性连接所述级联信号输入端，所述第二晶体管的漏极电性连接所述第一节点；
所述下拉单元包括第三晶体管，所述第三晶体管的栅极电性连接所述第三节点，所述第三晶体管的源极电性连接所述第二低压信号输入端，所述第三晶体管的漏极电性连接所述第二节点；
所述下拉控制单元包括第四晶体管，所述第四晶体管的栅极电性连接所述第二级联信号输入端，所述第四晶体管的源极电性连接所述第一低压信号输入端，所述第四晶体管的漏极电性连接所述第一节点；
所述下拉维持单元包括第五晶体管、第六晶体管和第七晶体管，所述第五晶体管的源极和所述第六晶体管的源极电性连接所述第一低压信号输入端，所述第五晶体管的漏极和所述第六晶体管的栅极电性连接所述第一节点，所述第五晶体管的栅极和所述第六晶体管的漏极电性连接所述第三节点，所述第七晶体管的栅极和源极电性连接所述高压信号输入端，所述第七晶体管的漏极电性连接所述第三节点。
6.根据权利要求4所述的显示驱动电路，其特征在于，所述第一驱动组中的第1级所述驱动单元的所述第一级联信号输入端电性连接所述第一触发信号线；所述第二驱动组中的第1级所述驱动单元的所述第一级联信号输入端电性连接所述第二触发信号线。
7.根据权利要求4所述的显示驱动电路，其特征在于，第n级驱动单元的所述第一级联信号输入端电性连接第n-1级驱动单元的所述级联信号输出端；第n级驱动单元的所述第二级联信号输入端电性连接第n+1级驱动单元的所述级联信号输出端，其中，n为大于或等于2的整数。
8.根据权利要求4所述的显示驱动电路，其特征在于，所述第一时钟信号输入端电性连接第一时钟信号线，所述第二时钟信号输入端电性连接第二时钟信号线，所述第一低压信号输入端电性连接第一低压信号线，所述第二低压信号输入端电性连接第二低压信号线，所述高压信号输入端电性连接高压信号线。
9.一种显示装置，其特征在于，所述显示装置包括权利要求1-8中任一权利要求所述的显示驱动电路，并通过所述显示驱动电路进行驱动显示。
10.根据权利要求9所述的显示装置，其特征在于，所述显示装置包括显示区，所述显示驱动电路设置于所述显示区的侧边，且所述显示区的相对两边分别设置一所述显示驱动电路。
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