CN112927644B - 栅极驱动电路和显示面板 - Google Patents

Abstract

本发明公开了一种栅极驱动电路和显示面板。该栅极驱动电路包括控制模块、输出模块和反相输出模块；控制模块用于根据第一时钟信号、第二时钟信号、第一电源信号、第二电源信号和输入信号形成第一控制信号提供至输出模块和反相输出模块，以及形成第二控制信号提供至输出模块，输出模块用于根据第一控制信号和第二控制信号输出第一栅极驱动信号，并提供至反相输出模块；反相输出模块用于根据第一控制信号和第一栅极驱动信号输出第二栅极驱动信号。同一栅极驱动电路可以输出多种栅极驱动信号，从而可以减少显示面板中设置的栅极驱动电路，减少了显示面板中栅极驱动电路设置的数量，有利于显示面板的窄边框设计，提高显示面板的屏占比。

Description

栅极驱动电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种栅极驱动电路和显示面板。

背景技术

显示面板包括栅极驱动电路，用于为像素电路提供驱动信号。栅极驱动电路设置于显示面板的非显示区，当栅极驱动电路占用非显示区的面积比较大时，导致显示面板的边框比较大，不利于显示面板的窄边框设计。

发明内容

本发明提供一种栅极驱动电路和显示面板，可以减小栅极驱动电路的占用面积，有利于显示面板的窄边框设计。

第一方面，本发明实施例提供了一种栅极驱动电路，包括控制模块、输出模块和反相输出模块；

所述控制模块用于根据第一时钟信号、第二时钟信号、第一电源信号、第二电源信号和输入信号形成第一控制信号提供至所述输出模块和所述反相输出模块，以及形成第二控制信号提供至所述输出模块，所述输出模块用于根据所述第一控制信号和所述第二控制信号输出第一栅极驱动信号，并提供至所述反相输出模块；所述反相输出模块用于根据所述第一控制信号和所述第一栅极驱动信号输出第二栅极驱动信号；其中，所述第二栅极驱动信号的电平与所述栅极驱动信号的电平相反。

可选地，所述控制模块包括输入单元、第一控制单元和第二控制单元；

所述输入单元与第一时钟信号输入端、输入信号端、所述第一控制单元和所述输出模块连接，所述输入单元用于为所述第一控制单元和所述输出模块提供输入信号；

所述第一控制单元与所述第一时钟信号输入端、第一电源信号输入端、所述第二控制单元、所述输出模块和所述反相输出模块连接，所述第一控制单元用于为所述第二控制单元、所述输出模块和所述反相输出模块提供第一控制信号；

所述第二控制单元与第二电源信号输入端、第二时钟信号输入端和所述输出模块连接，所述第二控制单元用于为所述输出模块提供第二控制信号；

所述输出模块与所述第二电源信号输入端、所述第二时钟信号输入端和所述反相输出模块连接，用于根据所述第一控制信号和所述第二控制信号输出第一栅极驱动信号；

所述反相输出模块与所述第一电源信号输入端和所述第二电源信号输入端连接，所述反相输出模块用于根据所述第一控制信号和所述第一栅极驱动信号输出第二栅极驱动信号。

可选地，所述反相输出模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管的栅极和所述第二晶体管的栅极与所述输出模块的输出端连接，所述第一晶体管的第一极和所述第二晶体管的第一极与所述第二电源信号输入端连接，所述第一晶体管的第二极与所述第四晶体管的第二极连接，并作为所述反相输出模块的输出端，所述第二晶体管的第二极与所述第三晶体管的第二极和所述第四晶体管的栅极连接，所述第三晶体管的栅极与所述第一控制单元的输出端连接，所述第三晶体管的第一极和所述第四晶体管的第一极与所述第一电源信号输入端连接；

优选地，所述反相输出模块还包括第一电容；

所述第一电容的第一极与所述第四晶体管的栅极连接，所述第一电容的第二极与所述第四晶体管的第二极连接。

可选地，所述输出模块包括第五晶体管、第六晶体管、第二电容和第三电容；

所述第五晶体管的栅极和所述第二电容的第一极与所述第一控制单元的输出端连接，所述第五晶体管的第一极和所述第二电容的第二极与所述第二电源信号输入端连接，所述第五晶体管的第二极与所述第六晶体管的第二极连接，并作为所述输出模块的输出端；所述第六晶体管的栅极和所述第三电容的第一极与所述输入单元的输出端和所述第二控制单元的输出端连接，所述第六晶体管的第一极与所述第二时钟信号输入端连接，所述第三电容的第二极与所述第六晶体管的第二极连接。

可选地，所述第一控制单元包括第七晶体管和第八晶体管；

所述第七晶体管的栅极和所述第八晶体管的第一极与所述第一时钟信号输入端连接，所述第七晶体管的第一极与所述第一电源信号输入端连接，所述第七晶体管的第二极与所述第八晶体管的第二极连接，并作为所述第一控制单元的输出端，所述第八晶体管的栅极与所述输入单元的输出端连接。

可选地，所述输入单元包括第九晶体管，所述第二控制单元包括第十晶体管和第十一晶体管；

所述第九晶体管的栅极与所述第一时钟信号输入端连接，所述第九晶体管的第一极与所述输入信号端连接，所述第九晶体管的第二极作为所述输入单元的输出端；

所述第十晶体管的栅极与所述第一控制单元的输出端连接，所述第十晶体管的第一极与所述第二电源信号输入端连接，所述第十晶体管的第二极与所述第十一晶体管的第一极连接，所述第十一晶体管的栅极与所述第二时钟信号输入端连接，所述第十一晶体管的第二极作为所述第二控制单元的输出端。

可选地，所述输出模块包括第五晶体管、第六晶体管、第二电容和第三电容；

所述第五晶体管的栅极和所述第二电容的第一极与所述第一控制单元的输出端连接，所述第五晶体管的第一极和所述第二电容的第二极与所述第二电源信号输入端连接，所述第五晶体管的第二极与所述第六晶体管的第二极连接，并作为所述输出模块的输出端；所述第六晶体管的栅极和所述第三电容的第一极与所述输入单元的输出端和所述第二控制单元的输出端连接，所述第六晶体管的第一极与所述第一电源信号输入端连接，所述第三电容的第二极与所述第二时钟信号输入端连接。

可选地，所述第一控制单元包括第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管和第四电容；

所述第十二晶体管的栅极和所述第十三晶体管的第一极与所述第一时钟信号输入端连接，所述第十二晶体管的第一极与所述第一电源信号输入端连接，所述第十二晶体管的第二极和所述第十三晶体管的第二极与所述第十四晶体管的栅极和所述第四电容的第一极连接，所述第十三晶体管的栅极和所述第十六晶体管的栅极与所述输入单元的输出端连接，所述第十四晶体管的第一极和所述第十五晶体管的栅极与所述第二时钟信号输入端连接，所述第十四晶体管的第二极和所述第四电容的第二极与所述第十五晶体管的第一极连接，所述第十五晶体管的第二极与所述第十六晶体管的第二极连接，并作为所述第一控制单元的输出端，所述第十六晶体管的第一极与所述第二电源信号输入端连接。

可选地，所述输入单元包括第十七晶体管，所述第二控制单元包括第十八晶体管和第十九晶体管；

所述第十七晶体管的栅极与所述第一时钟信号输入端连接，所述第十七晶体管的第一极所述输入信号端连接，所述第十七晶体管的第二极作为所述输入单元的输出端；

所述第十八晶体管的栅极与所述第十二晶体管的第二极连接，所述第十八晶体管的第一极与所述第二电源信号输入端连接，所述第十八晶体管的第二极与所述第十九晶体管的第一极连接，所述第十九晶体管的栅极与所述第二时钟信号输入端连接，所述第十九晶体管的第二极作为所述第二控制单元的输出端。

第二方面，本发明实施例还提供了一种显示面板，包括第一方面任意实施例提供的栅极驱动电路。

本发明实施例的技术方案，通过设置有输出模块和反相输出模块，输出模块输出的第一栅极驱动信号和反相输出模块输出的第二栅极驱动信号的电平相反。当栅极驱动电路设置于显示面板内，且显示面板需要多种栅极驱动信号时，可以避免设置多种栅极驱动电路为显示面板提供多种栅极驱动信号，从而可以减少显示面板中栅极驱动电路设置的数量，有利于显示面板的窄边框设计，提高显示面板的屏占比。

附图说明

图1为现有技术提供的一种显示面板的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图4为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图5为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图6为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图7为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图8为图7提供的栅极驱动电路对应的一种时序示意图；

图9为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图10为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图11为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图12为图11提供的栅极驱动电路对应的一种时序示意图；

图13为本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为现有技术提供的一种显示面板的结构示意图。如图1所示，显示面板包括显示区AA和非显示区NAA，显示区AA设置有像素电路101，非显示区NAA设置有栅极驱动电路102，栅极驱动电路102可以包括扫描驱动电路和发光控制电路。扫描驱动电路用于为像素电路101提供扫描信号，发光控制电路用于为像素电路101提供发光控制信号。现有技术中，栅极驱动电路102包括比较多的元件，例如包括比较多的晶体管和电容，导致栅极驱动电路102占用显示面板中非显示区NAA的面积比较大，不利于显示面板的窄边框设计。

针对上述技术问题，本发明实施例提供了一种栅极驱动电路。图2为本发明实施例提供的一种栅极驱动电路的结构示意图。如图2所示，该栅极驱动电路包括控制模块110、输出模块120和反相输出模块130；控制模块110用于根据第一时钟信号、第二时钟信号、第一电源信号、第二电源信号和输入信号形成第一控制信号提供至输出模块120和反相输出模块130，以及形成第二控制信号提供至输出模块120，输出模块120用于根据第一控制信号和第二控制信号输出第一栅极驱动信号，并提供至反相输出模块130；反相输出模块130用于根据第一控制信号和第一栅极驱动信号输出第二栅极驱动信号；其中，第二栅极驱动信号的电平与栅极驱动信号的电平相反。

具体地，第一电源信号可以为低电平，第二电源信号可以为高电平。第一时钟信号和第二时钟信号可以为高低电平时序相反的信号。在栅极驱动电路工作的过程中，当第一时钟信号、第二时钟信号、第一电源信号、第二电源信号和输入信号使控制模块110输出的第一控制信号为有效电平信号，第二控制信号为无效电平信号时，输出模块120输出的第一栅极驱动信号为高电平信号，同时反相输出模块130根据第一控制信号和第一栅极驱动信号输出的第二栅极驱动信号为低电平信号。当第一时钟信号、第二时钟信号、第一电源信号、第二电源信号和输入信号使控制模块110输出的第一控制信号为无效电平信号，第二控制信号为有效电平信号时，输出模块120输出的第一栅极驱动信号为低电平信号，同时反相输出模块130根据第一控制信号和第一栅极驱动信号输出的第二栅极驱动信号为高电平信号。由此可以实现栅极驱动电路同时输出电平相反的第一栅极驱动信号和第二栅极驱动信号。当栅极驱动电路设置于显示面板内，且显示面板需要多种栅极驱动信号时，可以避免设置多种栅极驱动电路为显示面板提供多种栅极驱动信号，从而可以减少显示面板中栅极驱动电路设置的数量，有利于显示面板的窄边框设计，提高显示面板的屏占比。

图3为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图3所示，控制模块包括输入单元111、第一控制单元112和第二控制单元113；输入单元111与第一时钟信号输入端CK1、输入信号端EN、第一控制单元112和输出模块120连接，输入单元111用于为第一控制单元112和输出模块120提供输入信号；第一控制单元112与第一时钟信号输入端CK1、第一电源信号输入端V1、第二控制单元113、输出模块120和反相输出模块130连接，第一控制单元112用于为第二控制单元113、输出模块120和反相输出模块130提供第一控制信号；第二控制单元113与第二电源信号输入端V2、第二时钟信号输入端CK2和输出模块120连接，第二控制单元113用于为输出模块120提供第二控制信号；输出模块120与第二电源信号输入端V2、第二时钟信号输入端CK2和反相输出模块130连接，用于根据第一控制信号和第二控制信号输出第一栅极驱动信号；反相输出模块130与第一电源信号输入端V1和第二电源信号输入端V2连接，反相输出模块130用于根据第一控制信号和第一栅极驱动信号输出第二栅极驱动信号。

具体地，第一电源信号输入端V1提供第一电源信号，第二电源信号输入端V2提供第二电源信号。第一时钟信号输入端CK1提供第一时钟信号，第二时钟信号输入端CK2提供第二时钟信号，输入信号端EN提供输入信号。在栅极驱动电路工作的过程中，当第一时钟信号输入端CK1提供的第一时钟信号控制输入单元111输出输入信号端EN提供的输入信号，且输入信号为高电平时，第一控制单元112根据第一电源信号输出低电平信号，控制输出模块120输出的第一栅极驱动信号为高电平信号。而且，第一控制单元112输出的低电平信号控制反相输出模块130输出的第二栅极驱动信号为低电平信号。当输入信号为低电平时，第二控制单元113根据输入信号控制第一控制单元112输出高电平，同时控制输出模块120输出的第一栅极驱动信号为低电平信号。此时第一栅极驱动信号控制反相输出模块130输出的第二栅极驱动信号为高电平信号。由此可以实现栅极驱动电路同时输出电平相反的第一栅极驱动信号和第二栅极驱动信号。当栅极驱动电路设置于显示面板内，且显示面板需要多种栅极驱动信号时，可以避免设置多种栅极驱动电路为显示面板提供多种栅极驱动信号，从而可以减少显示面板中栅极驱动电路设置的数量，有利于显示面板的窄边框设计，提高显示面板的屏占比。

图4为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图4所示，反相输出模块130包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4；第一晶体管T1的栅极和第二晶体管T2的栅极与输出模块120的输出端OUT1连接，第一晶体管T1的第一极和第二晶体管T2的第一极与第二电源信号输入端V2连接，第一晶体管T1的第二极与第四晶体管T4的第二极连接，并作为反相输出模块130的输出端OUT2，第二晶体管T2的第二极与第三晶体管T3的第二极和第四晶体管T4的栅极连接，第三晶体管T3的栅极与第一控制单元112的输出端OUT3连接，第三晶体管T3的第一极和第四晶体管T4的第一极与第一电源信号输入端V1连接。

具体地，图4中示例性地示出了第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4为P型晶体管。当第一控制单元112的输出端OUT3输出低电平，输出模块120的输出端OUT1输出高电平时，第一晶体管T1、第二晶体管T2处于截止状态，第三晶体管T3处于导通状态，第一电源信号输入端V1提供的第一电源信号通过第三晶体管T3传输至第四晶体管T4的栅极，控制第四晶体管T4导通，第一电源信号输入端V1提供的第一电源信号通过第四晶体管T4输出，即反相输出模块130的输出端OUT2输出的第二栅极驱动信号为低电平。当第一控制单元112的输出端OUT3输出高电平，输出模块120的输出端OUT1输出低电平时，第一晶体管T1、第二晶体管T2处于导通状态，第三晶体管T3处于截止状态，第二电源信号输入端V2提供的第二电源信号通过第一晶体管T1和第二晶体管T2输出，第二晶体管T2输出的高电平信号控制第四晶体管T4截止，第一晶体管T1输出的高电平信号即为反相输出模块130的输出端OUT2输出的第二栅极驱动信号。因此，反相输出模块130输出的第二栅极驱动信号与输出模块120输出的第一栅极驱动信号电平相反。

需要说明的是，在其他实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4还可以为N型晶体管，此处不做限定。

继续参考图4，优选地，反相输出模块130还包括第一电容C1；第一电容C1的第一极与第四晶体管T4的栅极连接，第一电容C1的第二极与第四晶体管T4的第二极连接。

具体地，第一电容C1具有耦合作用。当第一控制单元112的输出端OUT3输出高电平，输出模块120的输出端OUT1输出低电平时，反相输出模块130的输出端OUT2输出的电平由高电平变为低电平，此时第一电容C1通过耦合作用使得第四晶体管T4的栅极电位耦合的更低，从而可以使得第四晶体管T4输出的低电平满幅输出，使得栅极驱动电路输出的第二栅极驱动信号的波形完美，提高了栅极驱动电路的稳定性。

图5为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图5所示，输出模块120包括第五晶体管T5、第六晶体管T6、第二电容C2和第三电容C3；第五晶体管T5的栅极和第二电容C2的第一极与第一控制单元112的输出端OUT3连接，第五晶体管T5的第一极和第二电容C2的第二极与第二电源信号输入端V2连接，第五晶体管T5的第二极与第六晶体管T6的第二极连接，并作为输出模块120的输出端OUT1；第六晶体管T6的栅极和第三电容C3的第一极与输入单元111的输出端OUT4和第二控制单元113的输出端OUT5连接，第六晶体管T6的第一极与第二时钟信号输入端CK2连接，第三电容C3的第二极与第六晶体管T6的第二极连接。

具体地，图5中示例性地示出了第五晶体管T5和第六晶体管T6为P型晶体管。当第一控制单元112的输出端OUT3输出低电平，输入单元111的输出端OUT4输出高电平时，第五晶体管T5导通，第六晶体管T6截止，第二电源信号输入端V2提供的第二电源信号通过第五晶体管T5输出，即输出模块120的输出端OUT1输出的第一栅极驱动信号为高电平。另外，第二电容C2具有电压维持的作用。当第一控制单元112的输出端OUT3不输出信号时，第五晶体管T5的栅极为浮动状态，通过第二电容C2的电压维持作用，可以使得第五晶体管T5持续上一阶段的状态。

当第一控制单元112的输出端OUT3输出高电平，输入单元111的输出端OUT4输出低电平时，第五晶体管T5截止，第六晶体管T6导通，第二时钟信号输入端CK2提供的第二时钟信号通过第六晶体管T6输出，即输出模块120的输出端OUT1输出的第一栅极驱动信号为第二时钟信号。此时第二时钟信号为高电平。在下一阶段，第一时钟信号为高电平，第二时钟信号为低电平时，输入单元111的输出端OUT4不输出信号，第三电容C3的电压维持作用使得第六晶体管T6的栅极为低电平，第六晶体管T6持续输出第二时钟信号。此时第二时钟信号为低电平。由此可以实现栅极驱动电路的第一栅极驱动信号延时输入信号输出。另外，第三电容C3具有耦合作用。当第六晶体管T6输出的第一栅极驱动信号由高电平变为低电平时，此时第三电容C3通过耦合作用使得第六晶体管T6的栅极电位耦合的更低，从而使得第六晶体管T6输出的低电平满幅输出，使得栅极驱动电路输出的第一栅极驱动信号的波形完美，提高了栅极驱动电路的稳定性。

需要说明的是，在其他实施例中第五晶体管T5和第六晶体管T6还可以为N型晶体管，此处不做限定。

图6为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图6所示，第一控制单元112包括第七晶体管T7和第八晶体管T8；第七晶体管T7的栅极和第八晶体管T8的第一极与第一时钟信号输入端CK1连接，第七晶体管T7的第一极与第一电源信号输入端V1连接，第七晶体管T7的第二极与第八晶体管T8的第二极连接，并作为第一控制单元112的输出端OUT3，第八晶体管T8的栅极与输入单元111的输出端OUT4连接。

具体地，图6中示例性地示出了第七晶体管T7和第八晶体管T8为P型晶体管。当第一时钟信号输入端CK1提供的第一时钟信号为低电平时，第七晶体管T7导通，第一电源信号输入端V1提供的第一电源信号输出至第五晶体管T5的栅极，控制第五晶体管T5导通，第五晶体管T5输出第二电源信号，即为高电平。当第一时钟信号输入端CK1提供的第一时钟信号为低电平，且输入信号端EN提供的输入信号为低电平时，第六晶体管T6输出高电平。在下一阶段，第一时钟信号为高电平，第二时钟信号为低电平，第七晶体管T7截止，第六晶体管T6的栅极维持低电平，控制第八晶体管T8导通，第一时钟信号通过第八晶体管T8传输至第五晶体管T5的栅极，控制第五晶体管T5截止，第六晶体管T6输出低电平。

图7为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图7所示，输入单元111包括第九晶体管T9，第二控制单元113包括第十晶体管T10和第十一晶体管T11；第九晶体管T9的栅极与第一时钟信号输入端CK1连接，第九晶体管T9的第一极与输入信号端EN连接，第九晶体管T9的第二极作为输入单元111的输出端OUT4；第十晶体管T10的栅极与第一控制单元112的输出端OUT3连接，第十晶体管T10的第一极与第二电源信号输入端V2连接，第十晶体管T10的第二极与第十一晶体管T11的第一极连接，第十一晶体管T11的栅极与第二时钟信号输入端CK2连接，第十一晶体管T11的第二极作为第二控制单元113的输出端OUT5。

具体地，图7示例性地示出了第九晶体管T9、第十晶体管T10和第十一晶体管T11为P型晶体管。当第一时钟信号输入端CK1提供的第一时钟信号为低电平时，第二时钟信号输入端CK2提供的第二时钟信号为高电平。第九晶体管T9导通，输入信号端EN提供的输入信号通过第九晶体管T9输出。当输入信号为低电平时，控制第六晶体管T6和第八晶体管T8导通，第六晶体管T6输出第二时钟信号，第八晶体管T8输出第一时钟信号。当第七晶体管T7输出低电平时，第十晶体管T10导通，第二电源信号输入端V2提供的第二电源信号通过第十晶体管T10传输至第十一晶体管T11。当第二时钟信号为低电平时，第二电源信号通过第十一晶体管T11传输至第六晶体管T6的栅极，控制电流晶体管T6截止。

可以设置第一电源信号输入端V1提供的第一电源信号为低电平，第二电源信号输入端V2提供的第二电源信号为高电平。图8为图7提供的栅极驱动电路对应的一种时序示意图。如图8所示，ck1为第一时钟信号输入端CK1提供的第一时钟信号的时序，ck2为第二时钟信号输入端CK2提供的第二时钟信号的时序，en为输入信号端EN提供的输入信号的时序，out1为栅极驱动电路的第一栅极驱动信号的时序，out2为栅极驱动电路的第二栅极驱动信号的时序。结合图7和图8说明栅极驱动电路的工作过程。

在第一阶段t11，en为高电平，ck1为低电平，ck2为高电平，第七晶体管T7和第九晶体管T9导通，第十一晶体管T11截止。输入信号通过第九晶体管T9控制第六晶体管T6和第八晶体管T8截止，第二时钟信号无法通过第六晶体管T6传输至输出模块120的输出端OUT1。同时，第一电源信号通过第七晶体管T7传输至第三晶体管T3的栅极、第五晶体管T5的栅极以及第十晶体管T10的栅极，控制第三晶体管T3、第五晶体管T5和第十晶体管T10导通，第二电源信号通过第五晶体管T5传输至输出模块120的输出端OUT1，此时输出模块120输出的第一栅极驱动信号为高电平。而且，第一电源信号通过第三晶体管T3传输至第四晶体管T4的栅极，控制第四晶体管T4导通，第一电源信号输入端V1提供的第一电源信号通过第四晶体管T4输出，此时反相输出模块130输出的第二栅极驱动信号为低电平。

在第二阶段t12，en为高电平，ck1为高电平，ck2为低电平，第七晶体管T7和第九晶体管T9截止，第十一晶体管T11导通。第一控制单元112的输出端OUT3为浮动状态。第二电容C2可以维持第一控制单元112的输出端OUT3为低电平，使得第三晶体管T3、第五晶体管T5和第十晶体管T10持续导通，第三晶体管T3输出的第一电源信号控制第四晶体管T4持续输出低电平，第五晶体管T5持续输出第二电源信号，为高电平。同时第二电源信号通过第十晶体管T10和第十一晶体管T11输出至第六晶体管T6的栅极，控制第六晶体管T6持续截止。

在第三阶段t13，en为低电平，ck1为低电平，ck2为高电平，第七晶体管T7和第九晶体管T9导通，第十一晶体管T11截止。输入信号通过第九晶体管T9控制第六晶体管T6和第八晶体管T8导通，第二时钟信号通过第六晶体管T6传输至输出模块120的输出端OUT1，此时输出模块120输出的第一栅极驱动信号为高电平。同时第一时钟信号通过第八晶体管T8，以及第一电源信号通过第七晶体管T7传输至第三晶体管T3的栅极、第五晶体管T5的栅极以及第十晶体管T10的栅极，控制第三晶体管T3、第五晶体管T5和第十晶体管T10导通，第二电源信号通过第五晶体管T5传输至输出模块120的输出端OUT1，即输出模块120输出的第一栅极驱动信号为高电平。而且，第一电源信号通过第三晶体管T3传输至第四晶体管T4的栅极，控制第四晶体管T4导通，第一电源信号输入端V1提供的第一电源信号通过第四晶体管T4输出，此时反相输出模块130输出的第二栅极驱动信号为低电平。

在第四阶段t14，en为高电平，ck1为高电平，ck2为低电平，第七晶体管T7和第九晶体管T9截止，第十一晶体管T11导通。第三电容C3维持输入单元111的输出端OUT4为低电平，控制第六晶体管T6和第八晶体管T8持续导通，第二时钟信号通过第六晶体管T6传输至输出模块120的输出端OUT1，此时输出模块120输出的第一栅极驱动信号为低电平。由此可以实现栅极驱动电路的第一栅极驱动信号延时输入信号输出。同时第一时钟信号通过第八晶体管T8输出至第一控制单元112的输出端OUT3，控制第三晶体管T3、第五晶体管T5和第十晶体管T10截止，第二电源信号无法通过第五晶体管T5传输至输出模块120的输出端OUT1。而且，输出模块120的输出端OUT1输出的低电平控制第一晶体管T1和第二晶体管T2导通，第二电源信号输入端V2提供的第二电源信号通过第一晶体管T1和第二晶体管T2输出，第二晶体管T2输出的高电平信号控制第四晶体管T4截止，即反相输出模块130的输出端OUT2输出的第二栅极驱动信号为高电平。

另外，继续参考图7，输出模块120还可以包括常开晶体管TO，图7中示例性地示出了常开晶体管TO为P型晶体管。常开晶体管TO的栅极与第一电源信号输入端V1连接，常开晶体管TO的第一极与第九晶体管T9的第二极连接，常开晶体管TO的第二极与第六晶体管T6的栅极连接。第一电源信号输入端V1提供的第一电源信号使得常开晶体管TO一直处于导通状态，可以在第二时钟信号拉低第六晶体管T6的第一极电位，带动第六晶体管T6的栅极电位被拉低时，避免第九晶体管T9的第二极和第十一晶体管T11的第二极电位很低，第九晶体管T9和第十一晶体管T11的栅源压差过大导致的第九晶体管T9和第十一晶体管T11损坏的现象。

图9为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图9所示，输出模块120包括第五晶体管T5、第六晶体管T6、第二电容C2和第三电容C3；第五晶体管T5的栅极和第二电容C2的第一极与第一控制单元112的输出端OUT3连接，第五晶体管T5的第一极和第二电容C2的第二极与第二电源信号输入端V2连接，第五晶体管T5的第二极与第六晶体管T6的第二极连接，并作为输出模块120的输出端OUT1；第六晶体管T6的栅极和第三电容C3的第一极与输入单元111的输出端OUT4和第二控制单元113的输出端OUT5连接，第六晶体管T6的第一极与第一电源信号输入端V1连接，第三电容C3的第二极与第二时钟信号输入端CK2连接。

具体地，图9中示例性地示出了第五晶体管T5和第六晶体管T6为P型晶体管。当第一控制单元112的输出端OUT3输出低电平，输入单元111的输出端OUT4输出高电平时，第五晶体管T5导通，第六晶体管T6截止，第二电源信号输入端V2提供的第二电源信号通过第五晶体管T5输出，即输出模块120的输出端OUT1输出的第一栅极驱动信号为高电平。另外，第二电容C2具有电压维持的作用。当第一控制单元112的输出端OUT3不输出信号时，第五晶体管T5的栅极为浮动状态，通过第二电容C2的电压维持作用，可以使得第五晶体管T5持续上一阶段的状态。当第一控制单元112的输出端OUT3输出高电平，输入单元111的输出端OUT4输出低电平时，第五晶体管T5截止，第六晶体管T6导通，第一电源信号输入端V1提供的第一电源信号通过第六晶体管T6输出，即输出模块120的输出端OUT1输出的第一栅极驱动信号为低电平。另外，第三电容C3具有耦合作用。当第六晶体管T6输出的第一栅极驱动信号由高电平变为低电平时，此时第三电容C3通过耦合作用使得第六晶体管T6的栅极电位耦合的更低，从而使得第六晶体管T6输出的低电平满幅输出，使得栅极驱动电路输出的第一栅极驱动信号的波形完美，提高了栅极驱动电路的稳定性。

图10为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图10所示，第一控制单元112包括第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16和第四电容C4；第十二晶体管T12的栅极和第十三晶体管T13的第一极与第一时钟信号输入端CK1连接，第十二晶体管T12的第一极与第一电源信号输入端V1连接，第十二晶体管T12的第二极和第十三晶体管T13的第二极与第十四晶体管T14的栅极和第四电容C4的第一极连接，第十三晶体管T13的栅极和第十六晶体管T16的栅极与输入单元111的输出端OUT4连接，第十四晶体管T14的第一极和第十五晶体管T15的栅极与第二时钟信号输入端CK2连接，第十四晶体管T14的第二极和第四电容C4的第二极与第十五晶体管T15的第一极连接，第十五晶体管T15的第二极与第十六晶体管T16的第二极连接，并作为第一控制单元112的输出端OUT3，第十六晶体管T16的第一极与第二电源信号输入端V2连接。

具体地，图10中示例性地示出了第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15和第十六晶体管T16为P型晶体管。当第一时钟信号输入端CK1提供的第一时钟信号为低电平，输入信号端EN为高电平时，第二时钟信号输入端CK2提供的第二时钟信号为高电平。第一时钟信号控制第十二晶体管T12导通，输入信号控制第十三晶体管T13截止，第二时钟信号控制第十五晶体管T15截止。第一电源信号输入端V1提供的第一电源信号输出至第十四晶体管T14的栅极，控制第十四晶体管T14导通。第二时钟信号通过第十四晶体管T14传输至第十五晶体管T15的第一极。且输入信号端EN提供的输入信号控制第十六晶体管T16截止，第五晶体管T5的栅极为浮动状态，第二电容C2维持第五晶体管T5的栅极为上一阶段的电位。同时输入信号端EN提供的输入信号控制第六晶体管T6截止。当第一时钟信号输入端CK1提供的第一时钟信号为高电平，输入信号端EN为低电平时，第二时钟信号输入端CK2提供的第二时钟信号为低电平。第十二晶体管T12截止，第十五晶体管T15导通。输入单元111的输出端OUT4无法输出信号，第十三晶体管T13的栅极和第十四晶体管T14的栅极为浮动状态，第四电容C4的电压维持作用使得第十四晶体管T14的栅极为低电平，第十四晶体管T14持续导通。第二时钟信号通过第十四晶体管T14输出至第十五晶体管T15的第一极，并通过第十五晶体管T15输出至第五晶体管T5的栅极，控制第五晶体管T5导通，第二电源信号通过第五晶体管T5输出。同时第二电源信号通过第二控制单元113的输出端OUT5传输至第六晶体管T6的栅极，控制第六晶体管T6截止。当第一时钟信号输入端CK1提供的第一时钟信号为低电平，输入信号端EN为低电平时，输入信号端EN提供的输入信号控制第六晶体管T6和第十六晶体管T16导通，第二电源信号通过第十六晶体管T16传输至第五晶体管T5的栅极，控制第五晶体管T5截止。同时第一电源信号通过第六晶体管T6输出。

图11为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图11所示，输入单元111包括第十七晶体管T17，第二控制单元113包括第十八晶体管T18和第十九晶体管T19；第十七晶体管T17的栅极与第一时钟信号输入端CK1连接，第十七晶体管T17的第一极输入信号端IN连接，第十七晶体管T17的第二极作为输入单元111的输出端OUT4；第十八晶体管T18的栅极与第十二晶体管T12的第二极连接，第十八晶体管T18的第一极与第二电源信号输入端V2连接，第十八晶体管T18的第二极与第十九晶体管T19的第一极连接，第十九晶体管T19的栅极与第二时钟信号输入端CK2连接，第十九晶体管T19的第二极作为第二控制单元113的输出端OUT5。

具体地，图11示例性地示出了第十七晶体管T17、第十八晶体管T18和第十九晶体管T19为P型晶体管。当第一时钟信号输入端CK1提供的第一时钟信号为低电平，输入信号端EN提供的输入信号为低电平时，第二时钟信号输入端CK2提供的第二时钟信号为高电平。第十二晶体管T12和第十七晶体管T17导通，第十九晶体管T19截止。第一电源信号通过第十二晶体管T12控制第十八晶体管T18导通，输入信号端EN提供的输入信号通过第十七晶体管T17输出。控制第六晶体管T6导通，第六晶体管T6输出第一电源信号。当第一时钟信号输入端CK1提供的第一时钟信号为高电平，输入信号端EN提供的输入信号为高电平时，第二时钟信号输入端CK2提供的第二时钟信号为低电平。第十二晶体管T12和第十七晶体管T17截止，第十九晶体管T19导通。第十二晶体管T12的第二极为浮动状态，第四电容C4维持第十二晶体管T12的第二极为低电平。第十四晶体管T14、第十五晶体管T15和第十八晶体管T18为导通状态，第十六晶体管T16为截止状态，第二电容C2维持第五晶体管T15的栅极电位。第二电源通过第十八晶体管T18和第十九晶体管T19输出至第六晶体管T6的栅极，控制第六晶体管T6截止。

可以设置第一电源信号输入端V1提供的第一电源信号为低电平，第二电源信号输入端V2提供的第二电源信号为高电平。图12为图11提供的栅极驱动电路对应的一种时序示意图。如图12所示，ck1为第一时钟信号输入端CK1提供的第一时钟信号的时序，ck2为第二时钟信号输入端CK2提供的第二时钟信号的时序，en为输入信号端EN提供的输入信号的时序，out1为栅极驱动电路的第一栅极驱动信号的时序，out2为栅极驱动电路的第二栅极驱动信号的时序。结合图11和图12说明栅极驱动电路的工作过程。

在第一阶段t21，en为高电平，ck1为低电平，ck2为高电平，第十二晶体管T12和第十七晶体管T17导通，第十五晶体管T15和第十九晶体管T19截止。输入信号通过第十七晶体管T17控制第六晶体管T6、第十三晶体管T13和第十六晶体管T16截止，第一电源信号无法通过第六晶体管T6传输至输出模块120的输出端OUT1。同时，第一电源信号通过第十二晶体管T12传输至第十四晶体管T14的栅极和第十八晶体管T18的栅极，控制第十四晶体管T14和第十八晶体管T18导通。第二时钟信号通过第十四晶体管T14传输至第十五晶体管T15的第一极，第十五晶体管T15和第十六晶体管T16截止，第三晶体管T3的栅极和第五晶体管T5的栅极为浮动状态，通过第二电容C2的维持作用保持上一阶段的电位，控制第三晶体管T3和第五晶体管T5截止，此时输出模块120的输出端OUT1输出的第一栅极驱动信号维持上一阶段输出的信号，为低电平。同时第一栅极驱动信号控制第一晶体管T1和第二晶体管T2导通，第二电源信号通过第一晶体管T1输出，并通过第二晶体管T2控制第四晶体管T4截止，反相输出模块130的输出端OUT2输出的第二栅极驱动信号维持输出第二电源信号，为高电平。

在第二阶段t22，en为高电平，ck1为高电平，ck2为低电平，第十二晶体管T12和第十七晶体管T17截止，第十五晶体管T15和第十九晶体管T19导通。第四电容C4维持第十四晶体管T14的栅极和第十八晶体管T18的栅极的电位为上一阶段的电位，控制第十四晶体管T14和第十八晶体管T18导通。第二电源信号通过第十八晶体管T18和第十九晶体管T19传输至第六晶体管T6的栅极、第十三晶体管T13的栅极和第十六晶体管T16的栅极，控制第六晶体管T6、第十三晶体管T13和第十六晶体管T16截止。第二时钟信号通过第十四晶体管T14传输至第十五晶体管T15的第一极，并通过第十五晶体管T15传输至第三晶体管T3的栅极和第五晶体管T5的栅极，控制第三晶体管T3和第五晶体管T5导通。第二电源信号通过第五晶体管T5传输至输出模块120的输出端OUT1，此时输出模块120输出的第一栅极驱动信号为高电平。同时输出模块120输出的第一栅极驱动信号控制第一晶体管T1和第二晶体管T2截止，第一电源信号通过第三晶体管T3传输至第四晶体管T4的栅极，控制第四晶体管T4导通，第一电源信号输入端V1提供的第一电源信号通过第四晶体管T4输出，此时反相输出模块130输出的第二栅极驱动信号为低电平。另外，第一电容C1通过耦合作用使得第四晶体管T4的栅极电位耦合的更低，从而可以使得第四晶体管T4输出的低电平满幅输出，使得栅极驱动电路输出的第二栅极驱动信号的波形完美，提高了栅极驱动电路的稳定性。

在第三阶段t23，en为高电平，ck1为低电平，ck2为高电平，第十二晶体管T12和第十七晶体管T17导通，第十五晶体管T15和第十九晶体管T19截止。输入信号通过第十七晶体管T17控制第六晶体管T6、第十三晶体管T13和第十六晶体管T16截止，第一电源信号无法通过第六晶体管T6传输至输出模块120的输出端OUT1。同时，第一电源信号通过第十二晶体管T12传输至第十四晶体管T14的栅极和第十八晶体管T18的栅极，控制第十四晶体管T14和第十八晶体管T18导通。第二时钟信号通过第十四晶体管T14传输至第十五晶体管T15的第一极，第十五晶体管T15和第十六晶体管T16截止，第三晶体管T3的栅极和第五晶体管T5的栅极为浮动状态，通过第二电容C2的维持作用保持上一阶段的电位，控制第三晶体管T3和第五晶体管T5导通，此时输出模块120的输出端OUT1输出的第一栅极驱动信号维持上一阶段输出的信号，为高电平。同时第一栅极驱动信号控制第一晶体管T1和第二晶体管T2截止，第一电源信号通过第三晶体管T3传输至第四晶体管T4的栅极，控制第四晶体管T4导通，第一电源信号输入端V1提供的第一电源信号通过第四晶体管T4输出，反相输出模块130的输出端OUT2输出的第二栅极驱动信号维持输出第一电源信号，为低电平。

在第四阶段t24，en为低电平，ck1为高电平，ck2为低电平，第十二晶体管T12和第十七晶体管T17截止，第十五晶体管T15和第十九晶体管T19导通。第四电容C4维持第十四晶体管T14的栅极和第十八晶体管T18的栅极的电位为上一阶段的电位，控制第十四晶体管T14和第十八晶体管T18导通。第二电源信号通过第十八晶体管T18和第十九晶体管T19传输至第六晶体管T6的栅极、第十三晶体管T13的栅极和第十六晶体管T16的栅极，控制第六晶体管T6、第十三晶体管T13和第十六晶体管T16截止。第二时钟信号通过第十四晶体管T14传输至第十五晶体管T15的第一极，并通过第十五晶体管T15传输至第三晶体管T3的栅极和第五晶体管T5的栅极，控制第三晶体管T3和第五晶体管T5导通。第二电源信号通过第五晶体管T5传输至输出模块120的输出端OUT1，此时输出模块120输出的第一栅极驱动信号为高电平。同时输出模块120输出的第一栅极驱动信号控制第一晶体管T1和第二晶体管T2截止，第一电源信号通过第三晶体管T3传输至第四晶体管T4的栅极，控制第四晶体管T4导通，第一电源信号输入端V1提供的第一电源信号通过第四晶体管T4输出，此时反相输出模块130输出的第二栅极驱动信号为低电平。

在第五阶段t25，en为低电平，ck1为低电平，ck2为高电平，第十二晶体管T12和第十七晶体管T17导通，第十五晶体管T15和第十九晶体管T19截止。输入信号通过第十七晶体管T17控制第六晶体管T6、第十三晶体管T13和第十六晶体管T16导通，第一电源信号通过第六晶体管T6传输至输出模块120的输出端OUT1，此时输出模块120的输出端OUT1输出的第一栅极驱动信号为第一电源信号，为低电平。同时，第二电源信号通过第十六晶体管T16传输至第三晶体管T3的栅极和第五晶体管T5的栅极，控制第三晶体管T3和第五晶体管T5截止，第二电源信号无法通过第五晶体管T5传输至输出模块120的输出端OUT1。另外，第一栅极驱动信号控制第一晶体管T1和第二晶体管T2导通，第二电源信号通过第一晶体管T1输出，并通过第二晶体管T2控制第四晶体管T4截止，反相输出模块130的输出端OUT2输出的第二栅极驱动信号维持输出第二电源信号，为高电平。由此可以实现第一栅极驱动电路延迟输出输入信号。

本发明实施例还提供一种显示面板。图13为本发明实施例提供的一种显示面板的结构示意图。如图13所示，该显示面板包括本发明任意实施例提供的栅极驱动电路。

具体地，如图13所示，显示面板包括显示区AA1和非显示区NAA1，显示区AA1设置有像素单元200，非显示区NAA1设置有栅极驱动器210，栅极驱动器210包括多级级联的栅极驱动电路211。每级栅极驱动电路211可以为对应行的像素单元200提供第一栅极驱动信号和第二栅极驱动信号，可以避免非显示区NAA1设置多种栅极驱动电路为显示面板提供多种栅极驱动信号，从而减少了显示面板中栅极驱动电路设置的数量，有利于显示面板的窄边框设计，提高显示面板的屏占比。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种栅极驱动电路，其特征在于，包括控制模块、输出模块和反相输出模块；

所述控制模块用于根据第一时钟信号、第二时钟信号、第一电源信号、第二电源信号和输入信号形成第一控制信号提供至所述输出模块和所述反相输出模块，以及形成第二控制信号提供至所述输出模块，所述输出模块用于根据所述第一控制信号和所述第二控制信号输出第一栅极驱动信号，并提供至所述反相输出模块；所述反相输出模块用于根据所述第一控制信号和所述第一栅极驱动信号输出第二栅极驱动信号；其中，所述第二栅极驱动信号的电平与所述栅极驱动信号的电平相反；

所述控制模块包括输入单元、第一控制单元和第二控制单元；

所述输入单元与第一时钟信号输入端、输入信号端、所述第一控制单元和所述输出模块连接，所述输入单元用于为所述第一控制单元和所述输出模块提供输入信号；

所述第一控制单元与所述第一时钟信号输入端、第一电源信号输入端、所述第二控制单元、所述输出模块和所述反相输出模块连接，所述第一控制单元用于为所述第二控制单元、所述输出模块和所述反相输出模块提供第一控制信号；

所述第二控制单元与第二电源信号输入端、第二时钟信号输入端和所述输出模块连接，所述第二控制单元用于为所述输出模块提供第二控制信号；

所述反相输出模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管的栅极和所述第二晶体管的栅极与所述输出模块的输出端连接，所述第一晶体管的第一极和所述第二晶体管的第一极与所述第二电源信号输入端连接，所述第一晶体管的第二极与所述第四晶体管的第二极连接，并作为所述反相输出模块的输出端，所述第二晶体管的第二极与所述第三晶体管的第二极和所述第四晶体管的栅极连接，所述第三晶体管的栅极与所述第一控制单元的输出端连接，所述第三晶体管的第一极和所述第四晶体管的第一极与所述第一电源信号输入端连接；

所述输出模块包括第五晶体管、第六晶体管、第二电容和第三电容；

所述第五晶体管的栅极和所述第二电容的第一极与所述第一控制单元的输出端连接，所述第五晶体管的第一极和所述第二电容的第二极与所述第二电源信号输入端连接，所述第五晶体管的第二极与所述第六晶体管的第二极连接，并作为所述输出模块的输出端；所述第六晶体管的栅极和所述第三电容的第一极与所述输入单元的输出端和所述第二控制单元的输出端连接，所述第六晶体管的第一极与所述第二时钟信号输入端连接，所述第三电容的第二极与所述第六晶体管的第二极连接。

2.根据权利要求1所述的栅极驱动电路，其特征在于，

所述输出模块与所述第二电源信号输入端、所述第二时钟信号输入端和所述反相输出模块连接，用于根据所述第一控制信号和所述第二控制信号输出第一栅极驱动信号；

所述反相输出模块与所述第一电源信号输入端和所述第二电源信号输入端连接，所述反相输出模块用于根据所述第一控制信号和所述第一栅极驱动信号输出第二栅极驱动信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，

所述反相输出模块还包括第一电容；

所述第一电容的第一极与所述第四晶体管的栅极连接，所述第一电容的第二极与所述第四晶体管的第二极连接。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一控制单元包括第七晶体管和第八晶体管；

所述第七晶体管的栅极和所述第八晶体管的第一极与所述第一时钟信号输入端连接，所述第七晶体管的第一极与所述第一电源信号输入端连接，所述第七晶体管的第二极与所述第八晶体管的第二极连接，并作为所述第一控制单元的输出端，所述第八晶体管的栅极与所述输入单元的输出端连接。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述输入单元包括第九晶体管，所述第二控制单元包括第十晶体管和第十一晶体管；

所述第九晶体管的栅极与所述第一时钟信号输入端连接，所述第九晶体管的第一极与所述输入信号端连接，所述第九晶体管的第二极作为所述输入单元的输出端；

所述第十晶体管的栅极与所述第一控制单元的输出端连接，所述第十晶体管的第一极与所述第二电源信号输入端连接，所述第十晶体管的第二极与所述第十一晶体管的第一极连接，所述第十一晶体管的栅极与所述第二时钟信号输入端连接，所述第十一晶体管的第二极作为所述第二控制单元的输出端。

6.根据权利要求2所述的栅极驱动电路，其特征在于，所述输出模块包括第五晶体管、第六晶体管、第二电容和第三电容；

所述第五晶体管的栅极和所述第二电容的第一极与所述第一控制单元的输出端连接，所述第五晶体管的第一极和所述第二电容的第二极与所述第二电源信号输入端连接，所述第五晶体管的第二极与所述第六晶体管的第二极连接，并作为所述输出模块的输出端；所述第六晶体管的栅极和所述第三电容的第一极与所述输入单元的输出端和所述第二控制单元的输出端连接，所述第六晶体管的第一极与所述第一电源信号输入端连接，所述第三电容的第二极与所述第二时钟信号输入端连接。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一控制单元包括第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管和第四电容；

所述第十二晶体管的栅极和所述第十三晶体管的第一极与所述第一时钟信号输入端连接，所述第十二晶体管的第一极与所述第一电源信号输入端连接，所述第十二晶体管的第二极和所述第十三晶体管的第二极与所述第十四晶体管的栅极和所述第四电容的第一极连接，所述第十三晶体管的栅极和所述第十六晶体管的栅极与所述输入单元的输出端连接，所述第十四晶体管的第一极和所述第十五晶体管的栅极与所述第二时钟信号输入端连接，所述第十四晶体管的第二极和所述第四电容的第二极与所述第十五晶体管的第一极连接，所述第十五晶体管的第二极与所述第十六晶体管的第二极连接，并作为所述第一控制单元的输出端，所述第十六晶体管的第一极与所述第二电源信号输入端连接。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述输入单元包括第十七晶体管，所述第二控制单元包括第十八晶体管和第十九晶体管；

所述第十七晶体管的栅极与所述第一时钟信号输入端连接，所述第十七晶体管的第一极所述输入信号端连接，所述第十七晶体管的第二极作为所述输入单元的输出端；

所述第十八晶体管的栅极与所述第十二晶体管的第二极连接，所述第十八晶体管的第一极与所述第二电源信号输入端连接，所述第十八晶体管的第二极与所述第十九晶体管的第一极连接，所述第十九晶体管的栅极与所述第二时钟信号输入端连接，所述第十九晶体管的第二极作为所述第二控制单元的输出端。

9.一种显示面板，其特征在于，包括权利要求1-8任一项所述的栅极驱动电路。

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