CN110706631A - 显示驱动电路 - Google Patents

Abstract

本发明提供了一种显示驱动电路，可应用于液晶显示器和有机发光二极管显示器的像素单元驱动。所述显示驱动电路包括上拉维持单元、上拉单元、输出下拉单元、反馈单元、下拉单元、下拉维持单元以及反相器单元，可通过扫描信号输出端输出负脉冲信号，同时通过级联信号输出端输出正脉冲信号，相较于现有技术的分别通过正脉冲驱动电路和负脉冲驱动电路提供正负脉冲信号的设计，本发明直接通过一个显示驱动电路同时输出正负脉冲信号，简化了电路结构，提高了制作效率高。

Description

显示驱动电路

技术领域

本发明涉及显示技术领域，尤其涉及一种显示驱动电路。

背景技术

在显示面板领域，目前主流的显示器有两种，分别是液晶显示器和有机电致发光二极管显示器。虽然液晶显示器和有机电致发光二极管显示器的成像原理不同，但二者均包含阵列排布的像素单元。而为了实现显示器的显示功能，需要向像素单元逐行提供扫描信号，以驱动像素单元进行工作。目前开发出的GOA(Gate Driver on Array)技术，即阵列基板行驱动技术，是将扫描驱动电路直接制作在阵列基板上，从而节省了通过集成芯片单独设置扫描驱动电路的空间，有利于实现显示器的窄边框设计，且减少了集成芯片的焊接工序。因此，GOA技术在显示面板领域的应用越来越广泛。

在GOA技术的基础上，为了实现显示面板的稳定显示，提高输入到阵列基板的信号的稳定性，会引入补偿电路。而补偿电路的工作需要在正脉冲信号和负脉冲信号的共同作用下完成。现有技术是通过包含n型晶体管的驱动电路和包含p型晶体管的驱动电路分别为补偿电路提供正脉冲信号和负脉冲信号。而在阵列基板制程端，同时制作包含n型晶体管的驱动电路和包含p型晶体管的驱动电路的难度较大，工艺复杂，生产效率低下。

因此，需要对现有驱动电路进行优化，在满足向补偿电路提供正脉冲信号和负脉冲信号的同时，简化制程工艺，提高生产效率。

发明内容

基于上述现有技术中存在的问题，本发明提供了一种可同时输出正脉冲信号和负脉冲信号的显示驱动电路，且所述显示驱动电路由n型晶体管组成，因此所述显示驱动电路可通过简单制程工艺制作，从而提高显示面板的生产效率。

本发明提供了一种显示驱动电路，包括多级驱动单元，所述驱动单元包括：

上拉维持单元，与第一时钟信号输入端、第一级联信号输入端、第一节点和第二节点电性连接，用于在所述第一时钟信号输入端输入的信号的控制下将所述第一级联信号输入端输入的信号传输至所述第一节点和所述第二节点；

上拉单元，与第二时钟信号输入端、所述第一节点、第三节点和第四节点电性连接，用于在所述第一节点的信号控制下将所述第二时钟信号输入端输入的信号传输至所述第三节点和所述第四节点；

输出下拉单元，与第三低压信号输入端、所述第一节点和第五节点电性连接，用于在所述第一节点的信号控制下将所述第三低压信号输入端输入的信号传输至所述第五节点；

反馈单元，与所述第三节点、所述第四节点和所述第二节点电性连接，用于在所述第三节点的信号控制下将所述第二节点与所述第四节点电性连通；

下拉单元，与第二级联信号输入端、所述第一节点、所述第三节点、第六节点、第七节点和第八节点电性连接，用于在所述第二级联信号输入端输入的信号的控制下将所述第六节点和所述第七节点的信号传输至所述第八节点、所述第一节点和所述第三节点；

下拉维持单元，与第一高压信号输入端、所述第一节点、所述第三节点、所述第四节点、所述第五节点、所述第六节点、所述第七节点、所述第八节点和第九节点电性连接，用于在所述第九节点的信号控制下，将所述第一高压信号输入端输入的信号传输至所述第五节点，将所述第七节点的信号传输至所述第三节点和所述第四节点，将所述第六节点的信号传输至所述第八节点和所述第一节点；

反相器单元，与第二高压信号输入端、所述第一节点、所述第六节点和所述第九节点电性连接，用于在所述第一节点的信号控制下，通过所述第二高压信号输入端输入的信号和所述第六节点的信号调节所述第九节点的信号；

其中，所述第五节点电性连接扫描信号输出端，所述第三节点电性连接级联信号输出端，所述第六节点电性连接第一低压信号输入端，所述第七节点电性连接第二低压信号输入端。

根据本发明一实施例，所述上拉维持单元包括第一晶体管和第二晶体管；

所述第一晶体管的栅极和所述第二晶体管的栅极电性连接所述第一时钟信号输入端，所述第一晶体管的源极电性连接所述第一级联信号输入端，所述第二晶体管的漏极电性连接所述第一节点，所述第一晶体管的漏极和所述第二晶体管的源极均电性连接所述第二节点。

根据本发明一实施例，所述上拉单元包括第三晶体管和第四晶体管；

所述第三晶体管的栅极和所述第四晶体管的栅极均电性连接所述第一节点，所述第三晶体管的源极和所述第四晶体管的源极均电性连接所述第二时钟信号输入端，所述第三晶体管的漏极电性连接所述第三节点，所述第四晶体管的漏极电性连接所述第四节点。

根据本发明一实施例，所述输出下拉单元包括第五晶体管；

所述第五晶体管的栅极电性连接所述第一节点，源极电性连接所述第三低压信号输入端，漏极电性连接所述第五节点。

根据本发明一实施例，反馈单元包括第六晶体管；

所述第六晶体管的栅极电性连接所述第三节点，源极电性连接所述第四节点，漏极电性连接所述第二节点。

根据本发明一实施例，所述下拉单元包括第七晶体管、第八晶体管和第九晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极和所述第九晶体管的栅极均电性连接所述第二级联信号输入端，所述第七晶体管的源极电性连接所述第七节点，所述第七晶体管的漏极电性连接所述第三节点，所述第八晶体管的源极和所述第九晶体管的漏极均电性连接所述第八节点，所述第八晶体管的漏极电性连接所述第一节点，所述第九晶体管的源极电性连接所述第六节点。

根据本发明一实施例，所述下拉维持单元包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；

所述第十晶体管的栅极、所述第十一晶体管的栅极、所述第十二晶体管的栅极、所述第十三晶体管的栅极和所述第十四晶体管的栅极均电性连接所述第九节点，所述第十晶体管的漏极和所述第十一晶体管的源极均电性连接所述第八节点，所述第十晶体管的源极电性连接所述第六节点，所述第十一晶体管的漏极电性连接所述第一节点，所述第十二晶体管的源极和所述第十三晶体管的源极均电性连接所述第七节点，所述第十二晶体管的漏极电性连接所述第四节点，所述第十三晶体管的漏极电性连接所述第三节点，所述第十四晶体管的源极电性连接所述第一高压信号输入端，所述十四晶体管的漏极电性连接所述第五节点。

根据本发明一实施例，所述反相器单元包括第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；

所述第十五晶体管的栅极和所述第十七晶体管的栅极电性连接所述第一节点，所述第十五晶体管的源极和所述第十七晶体管的源极均电性连接所述第六节点，所述第十五晶体管的漏极和所述第十六晶体管的漏极均电性连接所述第九节点，所述第十六晶体管的源极、所述第十八晶体管的源极和所述第十八晶体管栅极均电信连接所述第二高压信号输入端，所述第十六晶体管的栅极、所述第十七晶体管的漏极和所述第十八晶体管的漏极保持电性连接。

根据本发明一实施例，所述第一低压信号输入端、所述第二低压信号输入端和所述第三低压信号输入端持续输入低压信号，所述第一高压信号输入端和所述第二高压信号输入端持续输入高压信号。

根据本发明一实施例，第1级所述驱动单元的所述第一级联信号输入端电性连接启动信号线，所述启动信号线用于向所述第一级联信号输入端发送启动信号；第1级所述驱动单元的所述第二级联信号输入端电性连接第2级所述驱动单元的所述级联信号输出端；

第n级所述驱动单元的所述第一级联信号输入端电性连接所述第n-1级所述驱动单元的所述级联信号输出端；第n级所述驱动单元的所述第二级联信号输入端电性连接第n+1级所述驱动单元的所述级联信号输出端；

最后一级所述驱动单元的所述第二级联信号输入端电性连接最后一级所述驱动单元的所述第一低压信号输入端；

第2i-1级所述驱动单元的所述第一时钟信号输入端电性连接第二时钟信号线，第2i-1级所述驱动单元的所述第二时钟信号输入端电性连接第一时钟信号线；第2i级所述驱动单元的所述第一时钟信号输入端电性连接所述第一时钟信号线，第2i级所述驱动单元的所述第二时钟信号输入端电性连接所述第二时钟信号线；

其中，n为大于或等于2的整数，i为大于或等于1的整数。

本发明的有益效果是：本发明提供的显示驱动电路可同时输出正脉冲信号和负脉冲信号，且所述显示驱动电路由n型晶体管组成，因此，在所述显示驱动电路的制作过程中可通过同一制程工艺制作完成。相较于现有技术的分别通过正脉冲驱动电路和负脉冲驱动电路提供驱动信号的设计，本发明直接通过一个显示驱动电路同时输出正负脉冲信号，简化了电路结构，提高了制作效率高。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的单级驱动单元的结构示意图；

图2是本发明实施例提供的显示驱动电路的级联关系图；

图3是本发明实施例提供的显示驱动电路的第1级驱动单元和第2级驱动单元的工作时序图。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。

本发明实施例提供了一种可同时输出正脉冲信号和负脉冲信号的显示驱动电路，且所述显示驱动电路由n型晶体管组成，因此，在所述显示驱动电路的制作过程中可通过同一制程工艺制作完成。相较于现有技术的分别通过正脉冲驱动电路和负脉冲驱动电路提供驱动信号的设计，本发明实施例提供的显示驱动电路的制程工艺简单，制作效率高。

本发明实施例提供的显示驱动电路包括具有级联关系的多级驱动单元，每一级所述驱动单元分别通过级联信号线与上下级所述驱动单元电性连接。需要说明的是，每一级所述驱动单元在结构上相同。下面结合附图对本发明实施例提供的显示驱动电路的驱动单元结构及各级驱动单元之间的级联关系进行说明。

如图1所示，为本发明实施例提供的驱动单元的结构示意图。所述驱动单元包括上拉维持单元101、上拉单元102、输出下拉的单元103、反馈单元104、下拉单元105、下拉维持单元106和反相器单元107。

所述上拉维持单元101分别与第一时钟信号输入端21、第一级联信号输入端31、第一节点A和第二节点B电性连接。所述上拉维持单元101可在所述第一时钟信号输入端21输入的信号的控制下将所述第一级联信号输入端31输入的信号传输至所述第一节点A和所述第二节点B。

需要说明的是，所述第一时钟信号输入端21电性连接外部时钟信号线，所述时钟信号线通过所述第一时钟信号输入端21向所述上拉维持单元101输入时钟信号。

具体地，所述上拉维持单元101包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1和所述第二晶体管T2为n型晶体管。

需要说明的是，对于n晶体管，当晶体管的栅极为高电平时，晶体管的源极和漏极导通，晶体管打开；当晶体管的栅极为低电平时，晶体管的源极和漏极断开，晶体管关闭。本发明实施例中所述的n型晶体管为对称型晶体管，即晶体管的源极与漏极可互换。

具体地，所述第一晶体管T1的栅极和所述第二晶体管T2的栅极电性连接所述第一时钟信号输入端21，所述第一晶体管T1的源极电性连接所述第一级联信号输入端31，所述第二晶体管T2的漏极电性连接所述第一节点A，所述第一晶体管T1的漏极和所述第二晶体管T2的源极均电性连接所述第二节点B。

所述上拉单元102分别与第二时钟信号输入端22、所述第一节点A、第三节点C和第四节点D电性连接。所述上拉单元102可在所述第一节点A的信号控制下将所述第二时钟信号输入端22输入的信号传输至所述第三节点C和所述第四节点D。

需要说明的是，所述第二时钟信号输入端22电性连接外部时钟信号线，所述时钟信号线通过所述第二时钟信号输入端22向所述上拉单元102输入时钟信号。

具体地，所述上拉单元102包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3和所述第四晶体管T4为n型晶体管。

具体地，所述第三晶体管T3的栅极和所述第四晶体管T4的栅极均电性连接所述第一节点A，所述第三晶体管T3的源极和所述第四晶体管T4的源极均电性连接所述第二时钟信号输入端22，所述第三晶体管T3的漏极电性连接所述第三节点C，所述第四晶体管T4的漏极电性连接所述第四节点D。

所述输出下拉单元103分别与第三低压信号输入端43、所述第一节点A和第五节点E电性连接。所述输出下拉单元103可在所述第一节点A的信号控制下将所述第三低压信号输入端43输入的信号传输至所述第五节点E。

需要说明的是，所述第三低压信号输入端43连接外部低压信号线，所述低压信号线通过所述第三低压信号输入端43向所述输出下拉单元103提供低压信号。具体地，所述第三低压信号输入端43向所述输出下拉单元103提供持续的负电压信号。应当理解的是，本实施例所述的显示驱动电路输出的负脉冲信号来源于所述低压信号输入端43输入的负电压信号。

具体地，所述输出下拉单元103包括第五晶体管T5，所述第五晶体管T5为n型晶体管。

具体地，所述第五晶体管T5的栅极电性连接所述第一节点A，所述第五晶体管T5的源极电性连接所述第三低压信号输入端43，所述第五晶体管T5的漏极电性连接所述第五节点E。应当理解的是，所述低压信号输入端43提供的负电压信号在所述第五晶体管T5的控制下间歇性传递至所述第五节点E，以形成负脉冲信号。

所述反馈单元104分别与所述第三节点C、所述第四节点D和所述第二节点B电性连接。所述反馈单元104用于在所述第三节点C的信号控制下将所述第二节点B与所述第四节点D电性连通。具体地，所述反馈单元104用于在所述第三节点C的电压信号控制下，将所述第五节点D的电压反馈至所述第二节点B，以更新所述第二节点B的电位。

具体地，所述反馈单元104包括第六晶体管T6，所述第六晶体管T6为n型晶体管。所述第六晶体管T6的栅极电性连接所述第三节点C，所述第六晶体管T6的源极电性连接所述第四节点D，所述第六晶体管T6的漏极电性连接所述第二节点B。

所述下拉单元105分别与第二级联信号输入端32、所述第一节点A、所述第三节点C、第六节点F、第七节点G和第八节点H电性连接。所述下拉单元105用于在所述第二级联信号输入端32输入的信号的控制下将所述第六节点F和所述第七节点G的信号传输至所述第八节点H、所述第一节点A和所述第三节点C。需要说明的是，所述第二级联信号输入端32连接下一级驱动单元的级联信号输出端，用于下拉本级扫描信号输出端和级联信号输出端的输出电位。

具体地，所述下拉单元105包括第七晶体管T7、第八晶体管T8和第九晶体管T9，所述第七晶体管T7、第八晶体管T8和第九晶体管T9为n型晶体管。

具体地，所述第七晶体管T7的栅极、所述第八晶体管T8的栅极和所述第九T9晶体管的栅极均电性连接所述第二级联信号输入端32，所述第七晶体管T7的源极电性连接所述第七节点G，所述第七晶体管T7的漏极电性连接所述第三节点C，所述第八晶体管T8的源极和所述第九晶体管T9的漏极均电性连接所述第八节点H，所述第八晶体管T8的漏极电性连接所述第一节点A，所述第九晶体管T9的源极电性连接所述第六节点F。应当理解的是，当所述第二级联信号输入端32输入高电平信号时，所述第七晶体管T7打开，从而将所述第七节点G的电位传输至所述第三节点C，所述第八晶体管T8和所述第九晶体管T9打开，从而将所述第六节点F的电位传输至所述第一节点A。

所述下拉维持单元106分别与第一高压信号输入端51、所述第一节点A、所述第三节点C、所述第四节点D、所述第五节点E、所述第六节点F、所述第七节点G、所述第八节点H和第九节点I电性连接。所述下拉维持单元106用于在所述第九节点I的信号控制下，将所述第一高压信号输入端51输入的信号传输至所述第五节点E，将所述第七节点G的信号传输至所述第三节点C和所述第四节点D，将所述第六节点F的信号传输至所述第八节点H和所述第一节点A。

具体地，所述下拉维持单元106包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14，且所述第十晶体管T10、所述第十一晶体管T11、所述第十二晶体管T12、所述第十三晶体管T13和所述第十四晶体管T14均为n型晶体管。

具体地，所述第十晶体管T10的栅极、所述第十一晶体管T11的栅极、所述第十二晶体管T12的栅极、所述第十三晶体管T13的栅极和所述第十四晶体管T14的栅极均电性连接所述第九节点I，所述第十晶体管T10的漏极和所述第十一晶体管T11的源极均电性连接所述第八节点H，所述第十晶体管T10的源极电性连接所述第六节点F，所述第十一晶体管T11的漏极电性连接所述第一节点A，所述第十二晶体管T12的源极和所述第十三晶体管T13的源极均电性连接所述第七节点G，所述第十二晶体管T12的漏极电性连接所述第四节点D，所述第十三晶体管T13的漏极电性连接所述第三节点C，所述第十四晶体管T14的源极电性连接所述第一高压信号输入端51，所述十四晶体管T14的漏极电性连接所述第五节点E。

所述反相器单元107分别与第二高压信号输入端52、所述第一节点A、所述第六节点F和所述第九节点I电性连接，用于在所述第一节点A的信号控制下，通过所述第二高压信号输入端52输入的信号和所述第六节点F的信号调节所述第九节点I的信号。

具体地，所述反相器单元107包括第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18，且所述第十五晶体管T15、所述第十六晶体管T16、所述第十七晶体管T17和所述第十八晶体管T18均为n型晶体管。

具体地，所述第十五晶体管T15的栅极和所述第十七晶体管T17的栅极电性连接所述第一节点A，所述第十五晶体管T15的源极和所述第十七晶体管T17的源极均电性连接所述第六节点F，所述第十五晶体管T15的漏极和所述第十六晶体管T16的漏极均电性连接所述第九节点I，所述第十六晶体管T16的源极、所述第十八晶体管T18的源极和所述第十八晶体管T18栅极均电信连接所述第二高压信号输入端52，所述第十六晶体管T16的栅极、所述第十七晶体管T17的漏极和所述第十八晶体管T18的漏极保持电性连接。具体地，所述第二高压信号输入端52连接外部高压信号线，所述高压信号线通过所述高压信号输入端52向所述反相器单元107持续输入高压信号。应当理解的是，所述反相器单元107的工作原理为：当所述第一节点A为高电平时，所述第十七晶体管T17和所述第十五晶体管T15打开，所述第十六晶体管T16关闭，所述第六节点F的电压信号传输至所述第九节点I；当所述第一节点A为低电平时，所述第十七晶体管T17和所述第十五晶体管T15关闭，所述第十六晶体管T16打开，同时所述第十八晶体管T18保持打开，所述第二高压信号输入端52输入的高压信号传输至所述第九节点I。

具体地，所述第六节点F电性连接第一低压信号输入端41，所述第七节点G电性连接第二低压信号输入端42。所述第一低压信号输入端41和所述第二低压信号输入端42分别电性连接外部低压信号线，用于向所述第六节点F和所述第七节点G持续输入低电平信号。

具体地，所述第五节点E电性连接扫描信号输出端61，所述第三节点C电性连接级联信号输出端62。应当理解的是，所述扫描信号输出端61可间歇性输出由所述第一高压信号输入端51提供的高压信号和由所述第三低压信号输入端43提供的低压信号，从而形成负脉冲信号。所述级联信号输出端62可间歇性输出由所述第二时钟信号输入端22输入的时钟信号和由所述第二低压信号输入端42提供的低压信号，从而形成正脉冲信号。另外，所述级联信号输出端62电性连接下一级驱动单元的第一级联信号输入端31，从而将本级驱动单元的级联信号传递至下一级驱动单元，实现多级驱动单元的联动驱动效果。

需要说明的是，本发明实施例提供的显示驱动电路包括多级级联的驱动单元，且各级驱动单元在结构上相同。下面结合图2对本发明实施例提供的显示驱动电路的级联关系进行说明。

如图2所示，是本发明实施例提供的显示驱动电路的级联关系图，所述显示驱动电路共包括N个驱动单元，其中N为正整数。

对于第1级驱动单元U(1)，所述第一级联信号输入端31电性连接启动信号线STV，所述启动信号线STV用于向所述第一级联信号输入端31发送启动信号；所述第二级联信号输入端32电性连接第2级驱动单元U(2)的所述级联信号输出端62。

对于第n级驱动单元U(n)，其中n为大于或等于2的整数，所述第一级联信号输入端31电性连接第n-1级驱动单元U(n-1)的级联信号输出端62；所述第二级联信号输入端32电性连接第n+1级驱动单元U(n+1)的级联信号输出端62；所述级联信号输出端62电性连接第n-1级驱动单元U(n-1)的第二级联信号输入端32和第n+1级驱动单元U(n+1)的第一级联信号输入端31。

对于第N级驱动单元U(N)，其中N为大于或等于2的整数，所述第二级联信号输入端32电性连接第一低压信号线VL1，所述第一低压信号线VL1用于向所述第二级联信号输入端32持续输入低电压信号。

关于所述显示驱动电路中的各驱动单元之间的级联关系揭露如上，下面针对所述显示驱动电路与外部信号线之间的输入/输出关系进行如下揭露：

参考图2所示，对于任一级驱动单元，所述第一高压信号输入端51和所述第二高压信号输入端52分别电性连接第一高压信号线VH1和第二高压信号线VH2，所述第一高压信号线VH1和所述第二高压信号线VH2用于分别向所述第一高压信号输入端51和所述第二高压信号输入端52持续输入高压信号；所述第一低压信号输入端41、所述第二低压信号输入端42和所述第三低压信号输入端43分别电性连接第一低压信号线VL1、第二低压信号线VL2和第三低压信号线VL3，所述第一低压信号线VL1、所述第二低压信号线VL2和所述第三低压信号线VL3用于分别向所述第一低压信号输入端41、所述第二低压信号输入端42和所述第三低压信号输入端43输入低压信号。

所述扫描信号输出端61输出扫描信号G，用于为外部补偿电路提供负脉冲信号；所述级联信号输出端62输出级联信号Cout，用于为外部补偿电路提供正脉冲信号。

第2i-1级驱动单元U(2i-1)的第一时钟信号输入端21电性连接第二时钟信号线CK2，第2i-1级驱动单元U(2i-1)的第二时钟信号输入端22电性连接第一时钟信号线CK1；第2i级驱动单元U(2i)的第一时钟信号输入端21电性连接所述第一时钟信号线CK1，第2i级驱动单元U(2i)的第二时钟信号输入端22电性连接所述第二时钟信号线CK2，其中i为大于或等于1的整数。应当理解的是，所述第2i-1级驱动单元U(2i-1)和所述第2i级驱动单元U(2i)是与图2中所示的第1级驱动单元U(1)至第N级驱动单元U(N)相对应的任一驱动单元。

下面结合图1至图3对本发明实施例提供的显示驱动电路的工作时序进行分析。

在t1时间段内，所述启动信号线STV和所述第二时钟信号线CK2为高电平，所述第一时钟信号线CK1为低电平。对于第1级驱动单元U(1)，所述第一晶体管T1和所述第二晶体管T2打开，所述第一节点A接收所述启动信号线STV的信号表现为高电平；所述第三晶体管T3和所述第五晶体管T5打开，所述第三节点C接收所述第一时钟信号线CK1的信号表现为低电平，所述第五节点E接收所述第三低压信号输入端43输入的低压信号表现为低电平，因此，所述扫描信号G(1)为低电平，所述级联信号Cout(1)为低电平。

在t2时间段内，所述第一时钟信号线CK1为高电平，所述启动信号线STV和所述第二时钟信号线CK2为低电平。对于第1级驱动单元U(1)，所述第一晶体管T1和所述第二晶体管T2关闭，所述第一节点A保持高电平，所述第三晶体管T3、所述第四晶体管T4和所述第五晶体管T5打开，所述第三节点C接收所述第一时钟信号线CK1的信号表现为高电平，所述第五节点E接收所述第三低压信号输入端43输入的低压信号表现为低电平，因此，所述扫描信号G(1)为低电平，所述级联信号Cout(1)为高电平。应当理解的是，第2级驱动单元U(2)在t2时间段内与所述第1级驱动单元U(1)在t1时间段内具有相同输入/输出时序。因此，对于所述第2级驱动单元U(2)，所述扫描信号G(2)为低电平，所述级联信号Cout(2)为低电平。

在t3时间段内，所述启动信号线STV和所述第一时钟信号线CK1为低电平，所述第二时钟信号线CK2为高电平。对于第1级驱动单元U(1)，所述第一晶体管T1和所述第二晶体管T2打开，所述第一节点A接收所述启动信号线STV的信号表现为低电平；所述第十七晶体管T17和所述第十五晶体管T15关闭，所述第十八晶体管T18和所述第十六晶体管T16打开，所述第九节点I接收所述第二高压信号线VH2的高压信号表现为高电平，所述第十四晶体管T14和所述第十三晶体管T13打开，所述第五节点E接收所述第一高压信号线VH1的高压信号表现为高电平，所述第三节点C接收所述第二低压信号线VL2的低压信号表现为低电平，因此，所述扫描信号G(1)为高电平，所述级联信号Cout(1)为低电平。同理，对于所述第2级驱动单元U(2)，所述扫描信号G(2)为低电平，所述级联信号Cout(2)为高电平。

应当理解的是，相邻两级驱动单元输出脉冲信号(扫描信号G和级联信号Cout)的时间差为二分之一的时钟信号周期。通过上述对第1级驱动单元和第2级驱动单元的输入/输出时序的分析，可以很容易得出其余驱动单元的输入/输出时序，此处不再赘述。需要说明的是，本发明实施例所述的显示驱动电路通过每一级驱动单元依次输出扫描信号G和级联信号Cout，其中扫描信号G为负脉冲信号，级联信号Cout为正脉冲信号，从而满足外部补偿电路工作需求。

综上所述，本发明实施例提供的显示驱动电路，可同时输出正脉冲信号和负脉冲信，且所述显示驱动电路由n型晶体管组成，从而解决了现有技术分别使用正脉冲驱动电路和负脉冲驱动电路提供正负脉冲信号时，需要混合使用n型晶体管和p型晶体管所带来的制程工艺复杂、电路结构复杂的问题。

需要说明的是，虽然本发明以具体实施例揭露如上，但上述实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定发范围为准。

Claims (10)

1.一种显示驱动电路，其特征在于，包括多级驱动单元，所述驱动单元包括：

上拉维持单元，与第一时钟信号输入端、第一级联信号输入端、第一节点和第二节点电性连接，用于在所述第一时钟信号输入端输入的信号的控制下将所述第一级联信号输入端输入的信号传输至所述第一节点和所述第二节点；

上拉单元，与第二时钟信号输入端、所述第一节点、第三节点和第四节点电性连接，用于在所述第一节点的信号控制下将所述第二时钟信号输入端输入的信号传输至所述第三节点和所述第四节点；

输出下拉单元，与第三低压信号输入端、所述第一节点和第五节点电性连接，用于在所述第一节点的信号控制下将所述第三低压信号输入端输入的信号传输至所述第五节点；

反馈单元，与所述第三节点、所述第四节点和所述第二节点电性连接，用于在所述第三节点的信号控制下将所述第二节点与所述第四节点电性连通；

下拉单元，与第二级联信号输入端、所述第一节点、所述第三节点、第六节点、第七节点和第八节点电性连接，用于在所述第二级联信号输入端输入的信号的控制下将所述第六节点和所述第七节点的信号传输至所述第八节点、所述第一节点和所述第三节点；

下拉维持单元，与第一高压信号输入端、所述第一节点、所述第三节点、所述第四节点、所述第五节点、所述第六节点、所述第七节点、所述第八节点和第九节点电性连接，用于在所述第九节点的信号控制下，将所述第一高压信号输入端输入的信号传输至所述第五节点，将所述第七节点的信号传输至所述第三节点和所述第四节点，将所述第六节点的信号传输至所述第八节点和所述第一节点；

反相器单元，与第二高压信号输入端、所述第一节点、所述第六节点和所述第九节点电性连接，用于在所述第一节点的信号控制下，通过所述第二高压信号输入端输入的信号和所述第六节点的信号调节所述第九节点的信号；

其中，所述第五节点电性连接扫描信号输出端，所述第三节点电性连接级联信号输出端，所述第六节点电性连接第一低压信号输入端，所述第七节点电性连接第二低压信号输入端。

2.根据权利要求1所述的显示驱动电路，其特征在于，所述上拉维持单元包括第一晶体管和第二晶体管；

所述第一晶体管的栅极和所述第二晶体管的栅极电性连接所述第一时钟信号输入端，所述第一晶体管的源极电性连接所述第一级联信号输入端，所述第二晶体管的漏极电性连接所述第一节点，所述第一晶体管的漏极和所述第二晶体管的源极均电性连接所述第二节点。

3.根据权利要求1所述的显示驱动电路，其特征在于，所述上拉单元包括第三晶体管和第四晶体管；

所述第三晶体管的栅极和所述第四晶体管的栅极均电性连接所述第一节点，所述第三晶体管的源极和所述第四晶体管的源极均电性连接所述第二时钟信号输入端，所述第三晶体管的漏极电性连接所述第三节点，所述第四晶体管的漏极电性连接所述第四节点。

4.根据权利要求1所述的显示驱动电路，其特征在于，所述输出下拉单元包括第五晶体管；

所述第五晶体管的栅极电性连接所述第一节点，源极电性连接所述第三低压信号输入端，漏极电性连接所述第五节点。

5.根据权利要求1所述的显示驱动电路，其特征在于，反馈单元包括第六晶体管；

所述第六晶体管的栅极电性连接所述第三节点，源极电性连接所述第四节点，漏极电性连接所述第二节点。

6.根据权利要求1所述的显示驱动电路，其特征在于，所述下拉单元包括第七晶体管、第八晶体管和第九晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极和所述第九晶体管的栅极均电性连接所述第二级联信号输入端，所述第七晶体管的源极电性连接所述第七节点，所述第七晶体管的漏极电性连接所述第三节点，所述第八晶体管的源极和所述第九晶体管的漏极均电性连接所述第八节点，所述第八晶体管的漏极电性连接所述第一节点，所述第九晶体管的源极电性连接所述第六节点。

7.根据权利要求1所述的显示驱动电路，其特征在于，所述下拉维持单元包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；

所述第十晶体管的栅极、所述第十一晶体管的栅极、所述第十二晶体管的栅极、所述第十三晶体管的栅极和所述第十四晶体管的栅极均电性连接所述第九节点，所述第十晶体管的漏极和所述第十一晶体管的源极均电性连接所述第八节点，所述第十晶体管的源极电性连接所述第六节点，所述第十一晶体管的漏极电性连接所述第一节点，所述第十二晶体管的源极和所述第十三晶体管的源极均电性连接所述第七节点，所述第十二晶体管的漏极电性连接所述第四节点，所述第十三晶体管的漏极电性连接所述第三节点，所述第十四晶体管的源极电性连接所述第一高压信号输入端，所述十四晶体管的漏极电性连接所述第五节点。

8.根据权利要求1所述的显示驱动电路，其特征在于，所述反相器单元包括第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；

所述第十五晶体管的栅极和所述第十七晶体管的栅极电性连接所述第一节点，所述第十五晶体管的源极和所述第十七晶体管的源极均电性连接所述第六节点，所述第十五晶体管的漏极和所述第十六晶体管的漏极均电性连接所述第九节点，所述第十六晶体管的源极、所述第十八晶体管的源极和所述第十八晶体管栅极均电信连接所述第二高压信号输入端，所述第十六晶体管的栅极、所述第十七晶体管的漏极和所述第十八晶体管的漏极保持电性连接。

9.根据权利要求1所述的显示驱动电路，其特征在于，所述第一低压信号输入端、所述第二低压信号输入端和所述第三低压信号输入端持续输入低压信号，所述第一高压信号输入端和所述第二高压信号输入端持续输入高压信号。

10.根据权利要求1-9任一权利要求所述的显示驱动电路，其特征在于，

第1级所述驱动单元的所述第一级联信号输入端电性连接启动信号线，所述启动信号线用于向所述第一级联信号输入端发送启动信号；第1级所述驱动单元的所述第二级联信号输入端电性连接第2级所述驱动单元的所述级联信号输出端；

第n级所述驱动单元的所述第一级联信号输入端电性连接所述第n-1级所述驱动单元的所述级联信号输出端；第n级所述驱动单元的所述第二级联信号输入端电性连接第n+1级所述驱动单元的所述级联信号输出端；

最后一级所述驱动单元的所述第二级联信号输入端电性连接最后一级所述驱动单元的所述第一低压信号输入端；

第2i-1级所述驱动单元的所述第一时钟信号输入端电性连接第二时钟信号线，第2i-1级所述驱动单元的所述第二时钟信号输入端电性连接第一时钟信号线；第2i级所述驱动单元的所述第一时钟信号输入端电性连接所述第一时钟信号线，第2i级所述驱动单元的所述第二时钟信号输入端电性连接所述第二时钟信号线；

其中，n为大于或等于2的整数，i为大于或等于1的整数。

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