KR20170101967A - 양방향 스캐닝 게이트 구동 회로 - Google Patents

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Abstract

액정 디스플레이(LCD) 응용 분야에서 사용되는 게이트 구동(Gate Driver on Array, GOA) 회로가 개시되고, GOA 회로는 다수의 캐스케이드된 GOA 유닛을 포함하고, GOA 유닛 각각은 풀업 제어 회로, 풀업 회로, 풀다운 회로, 풀다운 유지 회로, 리셋 회로 및 부트스트랩 커패시터를 포함하고, GOA 회로의 게이트 신호를 업다운 스테이지의 순서로 또는 다운업 스테이지의 순서로 출력하도록 결정하는 풀업 제어 회로에 순방향 스캐닝 제어 신호 및 역방향 스캐닝 제어 신호를 도입하여 LCD 패널의 스캐닝 방향이 제어된다. 또한, 풀다운 유지 회로의 P (N), K (N) 회로 점 둘 다에 의존함으로써, 또한 3 세그먼트 전압 분할 방식을 사용함으로써, 풀다운 유지 회로가 동작 또는 비 동작 중에 적절한 전위를 가지게 되어, 키 노드(Q (N)) 및 출력 게이트 신호(G (N))의 전위가 낮은 전위에서 효과적으로 유지될 수 있도록 한다.

Description

양방향 스캐닝 게이트 구동 회로
본 발명은 액정 디스플레이(LCD) 기술에 관한 것으로, 구체적으로 LCD 응용 분야 및 LCD 장치를 위한 게이트 구동(Gate Driver on Array, GOA) 회로에 관한 것이다.
최근 몇 년간, 게이트 구동(Gate Driver on Array, GOA) 기술은 액정 디스플레이(LCD) 패널의 제조 공정에 적용되기 시작했으며, 종래의 제조 공정을 대체했다. 종래의 제조 공정은 기판의 디스플레이 영역 주위에 구동 회로를 형성함으로써 LCD 패널의 수평 스캐닝을 위한 구동 기능을 구현하기위한 수단으로써 외부에 집적 회로(IC)를 사용했다. GOA 기술은 외부 IC의 개수를 감소시키고 패키징 절차를 간략화시킬 수 있다. 따라서, 평면 패널 디스플레이의 비용이 감소될 수 있다. 동시에, 가볍고 얇으며 모양이 대칭인 좁은 베젤 패널이 수행될 수 있고, 보다 컴팩트한 디스플레이 모듈은 드레인 구동 회로의 단순한 설계, 디스플레이 패널의 해상도 향상 및 플렉서블 디스플레이 패널에의 응용 가능성이 있으므로 유리하다.
종래의 GOA 회로는 일반적으로 다수의 캐스케이드된 GOA 유닛을 포함하며, 각 GOA 유닛은 구동하는 1 단 수평 스캐닝 라인에 대응한다. GOA 유닛는 풀업 회로, 풀업 제어 회로, 전송 회로, 풀다운 유지 회로 및 부트스트랩 캐패시터를 포함한다. 풀업 회로는 주로 게이트(Gate) 신호를 출력하는 역할을 하며, 게이트 신호는 클록 펄스 시퀀스(Clock)를 입력함으로써, 그리고 제어 회로를 사용하여 풀업 회로의 활성화 타이밍을 제어함으로써 GOA 회로를 구동하는데 사용된다. 풀업 제어 회로는 일반적으로 이전 단의 GOA 유닛으로부터 전송된 전송 신호 또는 게이트 신호에 연결된다. 풀다운 회로는 제 1 타이밍 세그먼트에서 저전위로 구성될 게이트 신호를 풀다운하는 역할을 한다. 즉, 게이트 신호가 턴 오프된다. 풀다운 유지 회로는 게이트 출력 신호 및 네거티브 전위의 풀업 회로의 게이트 신호 점(일반적으로 "Q 점")을 유지하는 역할을 한다. 또한, 부트스트랩 커패시터는 풀업 회로의 게이트 출력에 중요한 Q 점의 전압을 2 차로 상승시키는데 사용된다.
종래의 GOA 회로는 풀다운 유지 회로에서 3 세그먼트 전압 분할의 설계를 채택했지만, 구체적으로 회로 부품의 안정성으로 인해 발생하는 GOA 회로의 안정성 문제는 여전히 디스플레이 장치에서 큰 문제로 남아있다. 한편, 디스플레이 장치의 스캐닝 수단에 대한 다양한 요구가있다.
본 발명의 목적은 양방향 스캐닝 기능을 가진 액정 디스플레이(LCD) 응용 분야에서 사용되는 게이트 구동(Gate Driver on Array, GOA) 회로를 제공하는 것이고, GOA 회로는 풀업 제어 회로, 풀업 회로, 풀다운 회로, 풀다운 유지 회로, 리셋 회로 및 부트스트랩 커패시터를 포함하는 다수의 캐스케이드된 GOA 유닛을 포함한다. GOA 유닛의 풀업 제어 회로를 구현함으로써, 순방향 시작신호가 고장나더라도 역방향 시작 신호가 GOA회로를 구동시키기 위해 활성화될 수 있도록 양방향 스캐닝 기능을 가진 LCD 응용 분야에서 사용되는 GOA회로가 수행될 수 있다.
본 발명은 순방향 스캐닝 제어 신호 및 역방향 스캐닝 제어 신호를 도입하고, DC 레벨로 키 노드(Q)를 충전하고, 두 개의 스캐닝 제어 신호는 한 프레임 내에서 반대인 두 개의 신호와 동일하다. 이러한 방식으로, 키 노드(Q)의 충전 성능에 대한 캐스케이드된 전송 신호로부터 야기된 지연으로 인한 영향이 방지될 수 있다.
본 발명의 제 1 양태에 따르면, LCD 장치 용 양방향 스캐닝 GOA 회로로서, GOA 회로는 다수의 캐스케이드된 GOA 유닛을 포함하고, GOA 유닛은 LCD 장치에 출력되는 하나 이상의 스캐닝 신호를 생성하고, GOA 유닛은:
업다운 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호를 입력하도록 구현된 순방향 스캐닝 제어 신호 입력 포트, 다운업 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호를 입력하도록 구현된 역방향 스캐닝 제어 신호 입력 포트, 이전 단의 GOA 유닛의 게이트 신호 및 다음 단의 GOA 유닛의 게이트 신호를 수신하도록 구현된 다수의 게이트 신호 입력 포트, 및 풀업 제어 신호를 출력하도록 구현된 출력 포트를 포함하는 풀업 제어 회로;
키 노드(Q(N))와 연결되고 풀업 제어 신호를 수신하도록 구현된 입력 포트, 다수의 클록 펄스 신호를 수신하도록 구현된 클록 신호 입력 포트, 및 현재 단의 GOA 유닛의 게이트 신호 출력 포트를 포함하는 풀업 회로; 풀업 제어 신호는 풀업 제어 회로의 스캐닝 제어 신호 및 이전 단의 GOA 유닛 또는 다음 단의 GOA 유닛으로부터 전송되는 게이트 신호에 따라 형성되고, 순방향 스캐닝에서, 풀업 회로는 게이트 신호가 고전위로 구현된 이전 단의 GOA 유닛으로부터 전송될 때, 키 노드(Q(N))를 충전하도록 활성화되고, 역방향 스캐닝에서, 풀업 회로는 다음 단의 GOA 유닛의 게이트 신호가 고전위로 구현될 때, 키 노드(Q(N))를 충전하도록 활성화되고,
키 노드(Q(N))의 전압을 2 차로 상승시키도록 구현된 부트스트랩 커패시터를 포함하는 부트스트랩 회로;
다음 단의 GOA 유닛으로부터 전송된 게이트 신호를 수신하도록 구현된 게이트 신호 입력 포트, DC 저전압을 입력하도록 구현된 저전압 입력 포트, 게이트 신호 입력 포트가 다음 단의 GOA 유닛으로부터 전송된 게이트 신호를 수신할 때 키 노드(Q(N))을 방전시키는 키 노드(Q(N))에 연결된 출력 포트를 포함하는 풀 다운 회로;
제 1 클록 신호를 입력하도록 구현된 다수의 제 1 클록 신호 입력 포트, 제 2 클록 신호를 입력하도록 구현된 다수의 제 2 클록 신호 입력 포트, 저전위에서 GOA 유닛의 출력 신호 및 키 노드(Q(N))의 전위를 유지시키기 위해 GOA 유닛의 신호 출력 포트와 키 노드(Q(N))에 연결되도록 구성된 다수의 연결점을 포함하는 풀다운 유지 회로; 제 1 클록 신호 및 제 2 클록 신호의 제어 하에, 키 노드(Q(N))의 다음 충전 시간까지, GOA 유닛의 신호 출력 포트는 대응하는 게이트 라인에 연결되고, 및
키 노드(Q(N))의 전위를 0으로 리셋하도록 구현된 리셋 회로를 포함한다.
본 발명의 제 2 양태에 따르면, LCD 장치 용 GOA 회로는 LCD 장치에 출력되는 하나 이상의 스캐닝 신호를 각각 생성하는 다수의 캐스케이드된 GOA 유닛을 포함하고, GOA 유닛은:
직렬로 연결된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 풀업 제어 회로; 제 1 트랜지스터의 드레인 및 제 2 트랜지스터의 소스는 다운업 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호뿐만 아니라 업다운 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호를 입력하도록 각각 연결되고, 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트는 이전 단의 GOA유닛의 게이트 신호 및 다음 단의 GOA 유닛의 게이트 신호를 수신하도록 각각 연결되고,
키 노드(Q(N))의 전압을 충전하고, 다음 단의 GOA 유닛 또는 이전 단의 GOA 유닛의 수신된 게이트 신호 및 스캐닝 제어 신호에 대응하는 N 단 GOA 유닛의 게이트 신호를 출력하는 풀업 회로의 활성화 타이밍을 제어하는 제 1 트랜지스터의 소스 및 제 2 트랜지스터의 드레인에 연결되고 키 노드(Q(N))인 게이트 신호 점 및 다수의 클록 신호를 수신하는 드레인을 포함하는 풀업 회로; N 단 GOA 유닛의 게이트 신호는 N 단 GOA유닛의 수평 스캐닝 라인에 대응하고,
키 노드(Q(N))의 전압을 2 차로 상승시키도록 구현된 부트스트랩 커패시터;
키 노드(Q(N)) 및 DC 저전압 입력에 각각 연결된 드레인 및 소스, 키 노드(Q(N))을 방전시키는 다음 단의 GOA 유닛의 출력 신호를 수신하도록 연결된 게이트를 포함하는 풀 다운 회로;
제 1 클록 신호를 입력하는 제 3 트랜지스터 및 제 4 트랜지스터 뿐만 아니라 제 2 클록 신호를 입력하는 제 4 트랜지스터 및 제 6 트랜지스터를 포함하는 풀다운 유지 회로; 제 1 클록 신호 및 제 2 신호는 서로 인버스되고, 제 1 클록 신호 및 제 2 클록 신호의 제어 하에, 키 노드(Q(N))의 다음 충전 시간까지 키 노드(Q(N)) 및 게이트 출력 신호는 저전위로 유지되고, 및
키 노드(Q(N))의 전위를 0으로 리셋하도록 구현된 리셋 회로를 포함한다
다..
본 발명의 제 3 양태에 따르면, 본 발명은 양방향 스캐닝 기능을 갖는 GOA 회로를 포함하는 LCD 장치를 더 제공한다.
본 발명의 이점은, LCD 응용 분야를 위한 다양한 스캐닝 수단을 수행할 수 있는 양방향 스캐닝 기능을 가진 GOA 회로를 제공하는 것 뿐만 아니라, 풀다운 유지 회로에 트랜지스터를 추가함으로써 주어진 GOA 유닛의 풀다운 유지 회로가 작동 또는 비작동 중에 저전위의 키 노드(Q(N)) 및 출력 게이트 신호(G(N))의 전위를 효과적으로 유지하기 위한 적절한 전위를 가지고있어서 GOA 회로의 최적화 및 안정성을 달성 할 수 있다는 것이다.
본 명세서에 개시된 이점들과 다양한 특징들은 다음의 상세한 설명을 읽고 관련 도면을 검토함으로써 명백해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 GOA 유닛의 개략적인 회로도이다.
도 2는 본 발명의 제 2 실시예에 따른 GOA 유닛의 개략적인 회로도이다.
도 3은 본 발명의 제 3 실시예에 따른 GOA 유닛의 개략적인 회로도이다.
도 4는 본 발명의 제 4 실시예의 예시에 따른 GOA 유닛의 개략적인 회로도이다.
도 5는 본 발명의 제 4 실시예의 다른 예시에 따른 GOA 유닛의 개략적인 회로도이다.
도 6은 본 발명의 제 4 실시예의 다른 예시에 따른 순방향 스캐닝 모드에서 동작하는 GOA 회로의 타이밍도이다.
도 7은 본 발명의 제 4 실시예의 다른 예시에 따른 역방향 스캐닝 모드에서 동작하는 GOA 회로의 타이밍도이다.
전술한 목적 및 다른 목적들을 달성하기 위해 본 발명에 의해 채택된 구조 및 기술적 수단은 바람직한 바람직한 실시예들 및 첨부 도면들에 대한 다음의 상세한 설명을 참조함으로써 이해될 수 있다. 또한, 상측, 하측, 전방, 후방, 좌측, 우측, 내측, 외측, 측면, 세로/수직, 가로/수평 등과 같은 본 발명에 의해 기술된 방향성 용어는 첨부된 도면에 따라 본 발명을 설명하고 이해하기 위해 사용되지만, 본 발명은 이에 한정되지 않는다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 액정 디스플레이(LCD) 응용 분야에서 사용되는 게이트 구동(Gate Driver on Array, GOA) 유닛이 도시되어있다. GOA 회로는 다수의 캐스케이드된 GOA 유닛을 포함하고, N 단 GOA 유닛은 풀업 제어 회로(100), 풀업 회로(200), 풀다운 회로(400), 풀다운 유지 회로(500), 리셋 회로(600), 및 부트스트랩 커패시터(300)(Cb)를 포함한다. 도 1에 도시된 바와 같이, 풀업 제어 회로(100) 및 리셋 회로(600)는 각각 풀업 회로(200)의 게이트 신호 점(Q(N))에 연결된다. 풀다운 회로(400), 풀다운 유지 회로(500) 및 부트스트랩 커패시터(Cb)는 각각 N 단 GOA 유닛(G(N))의 수평 스캐닝 라인 및 풀업 회로(200)의 게이트 신호 점(Q(N))에 연결된다. 풀업 제어 회로(100)의 트랜지스터(T1)의 게이트는 N-1 단 GOA 유닛(G(N-1))의 출력 신호와 연결되고, 풀업 제어 회로(100)의 트랜지스터(T1)의 소스는 풀업 회로(200)의 게이트 신호 점(Q(N))에 연결된다. 순방향 스캐닝 제어 신호(UD)는 풀업 제어 회로(100)의 트랜지스터(T1)의 드레인에 도입된다. 풀업 제어 회로(100)의 다른 트랜지스터(T0)의 게이트는 N+1 단 GOA 유닛의 출력 신호, 즉 G(N+1)에 연결되고, 풀업 제어 회로(100)의 트랜지스터(T0)의 드레인은 게이트 신호 점(Q(N))에 연결된다. 역방향 스캐닝 신호(DU)는 풀업 제어 회로(100)의 트랜지스터(T0)의 소스에 도입된다. 도 1에 도시된 바와 같이, 풀업 회로(200)의 트랜지스터(T2)의 드레인 및 소스는 각각 클록 신호(CKN) 및 N 단 GOA 유닛의 수평 스캐닝 라인과 연결된다. 풀다운 회로(400)의 트랜지스터(T3)의 게이트는 N+1 단 GOA 유닛의 출력 신호에 연결되고, 트랜지스터(T3)의 드레인 및 소스는 풀업 회로(200)의 게이트 신호 점(Q(N)), 즉 키 노드(Q(N)) 및 DC 저전압 입력, 예를 들어 Vss에 각각 연결된다. 이러한 방식으로, 회로는 클록 신호, 예를 들어, CKN의 듀티 사이클의 요구에 대해 특별히 설계되고, 이는 키 노드(Q(N))를 두 개의 타이밍 세그먼트를 통해 충전시키기 위해 바람직하게 50 % 미만이고 키 노드(Q(N))가 즉시 방전되도록 한다. 따라서, 풀다운 유지 회로(500)의 동작 유무에 관계없이, 키 노드(Q(N))의 전위는 적절한 전위로 유지될 수 있다. 풀다운 유지 회로(500)는 제 1 클록 신호(CKN) 및 제 2 클록 신호(XCKN)와 함께 동작하는 트랜지스터(T5, T19)를 포함하고, 제 2 클록 신호(XCKN)는 제 1 클록 신호(CKN)의 반대이다. 제 1 클록 신호(CKN)와 제 2 클록 신호(XCKN)의 제어에 의해, 키 노드(Q(N)) 및 N 단 GOA 유닛(G(N))의 출력 신호의 전위는 키 노드(Q(N))의 다음 충전 시간까지 저전위에서 유지될 수 있다.
순방향 스캐닝 모드에서, 순방향 스캐닝 제어 신호(UD)는 고전위로 구현되고, 역방향 스캐닝 신호(DU)는 풀업 제어 회로에 도입되기 위해 저전위로 구현된다. 이전 단의 GOA 유닛의 출력 신호가 고전위에 있고 현재 단의 GOA 유닛으로 전송될 때, 풀업 회로(200)는 활성화되어 키 노드 Q(N)가 충전되어 고전위를 가지는 현재 단의 GOA 유닛(G(N))의 게이트 신호를 출력한다. 역방향 스캐닝 모드에서, 순방향 스캐닝 제어 신호(UD)는 저전위로 구현되고, 역방향 스캐닝 신호(DU)는 고전위로 구현된다. 다음 단의 GOA 유닛의 출력 신호가 고전위에 있고 현재 단의 GOA 유닛으로 전송될 때, 풀업 회로(200)는 활성화되어 키 노드(Q(N))가 충전되어 고전위를 갖는 현재 단의 GOA 유닛(G(N))의 게이트 신호를 출력한다.
도 1에 도시하는 바와 같이, 풀다운 유지 회로(500)는: 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 N 단 GOA 유닛의 수평 스캐닝선 및 DC 저전압 입력(Vss)에 연결된 제 트랜지스터(T15); 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 풀업 회로(200)의 게이트 신호 점(Q(N)) 및 DC 저전압 입력(Vss)에 연결된 제 2 트랜지스터(T16); 게이트가 풀업 회로(200)의 게이트 신호 점(Q(N))에 연결되고, 소스 및 드레인이 각각 제 2 회로 점(K(N)) 및 제 1 회로 점(P(N))에 연결된 제 3 트랜지스터(T17); 게이트가 제 2 클록 신호(XCKN)에 연결되고, 소스 및 드레인이 각각 제 1 클록 신호(CKN) 및 제 1 회로 점(P(N))에 연결된 제 4 트랜지스터(T18); 게이트가 제 1 클록 신호(CKN)에 연결되고, 소스 및 드레인이 각각 제 2 클록 신호(XCKN) 및 제 2 회로 점(K(N))에 연결된 제 5 트랜지스터(T19); 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 모두 제 1 클록 신호(CKN)에 연결된 제 6 트랜지스터(T5); 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 제 1 클록 신호(CKN) 및 제 1 회로 점(P(N))에 연결된 제 7 트랜지스터(T6); 게이트가 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 모두 제 2 클록 신호(XCKN) 에 연결된 제 8 트랜지스터(T9); 게이트가 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 제 2 클록 신호(XCKN) 및 제 2 회로 점(K(N))에 연결된 제 9 트랜지스터(T10); 게이트가 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 풀업 회로(200)의 게이트 신호 점(Q(N)) 및 DC 저전압 입력(Vss)에 연결된 제 10 트랜지스터(T13); 게이트가 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 N 단 GOA 유닛의 수평 스캐닝 라인 및 DC 저전압 입력(Vss)에 연결된 제 11 트랜지스터(T14); 제 12 트랜지스터(T11)와 제 13 트랜지스터(T7)가 직렬로 연결되고, 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 제 1 회로 점(P(N)) 및 제 13 트랜지스터(T7)의 드레인에 연결된 제 12 트랜지스터(T11); 게이트가 키 노드(Q(N))에 연결되고, 소스 및 드레인이 각각 제 1 회로 점(P(N)) 및 DC 저전압 입력(Vss) 에 연결된 제 13 트랜지스터(T7); 제 14 트랜지스터(T12)와 제 15 트랜지스터(T8)가 직렬로 연결되고, 게이트가 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 제 2 회로 점(K(N)) 및 제 13 트랜지스터(T8)의 드레인에 연결된 제 14 트랜지스터(T12); 및 게이트가 풀업 회로(200)의 게이트 신호 점(Q(N))에 연결되고, 소스 및 드레인이 각각 제 2 회로 점(K(N)) 및 DC 저전압 입력(Vss) 에 연결된 제 15 트랜지스터(T8)를 포함한다.
풀다운 유지 회로(500)에서의 전압 분할 방식은 새로운 설계이다. 구체적으로, 제 13 트랜지스터(T7) 및 제 15 트랜지스터(T8)는 동작 중에 P(N) 및 K(N)의 전위를 DC 저전압 입력(Vss)보다 낮아지게 하여 키 노드(Q(N))의 전위 및 N 단 GOA 유닛(G(N))의 출력 신호가 누설되는 것을 효과로 방지할 수 있다. 동시에, 제 13 트랜지스터(T7) 및 제 15 트랜지스터(T8)는 비동작 중에 P(N) 및 K(N)의 전위에 적절한 고전위를 제공하여 키 노드(Q(N))의 전위 및 N 단 GOA 유닛(G(N))의 출력 신호가 비동작 중에 저전위로 유지될 수 있게 한다. 결과적으로, GOA 회로는 정상적으로 출력될 수 있다. P(N) 및 K(N)의 전위는 제 1 클록 신호(CKN) 및 제 2 클록 신호(XCKN)의 전위 변화에 따라 대체 방법으로 변경된다.
도 1에 도시된 바와 같이, 리셋 회로(600)의 트랜지스터(T4)는 키 노드(Q(N))의 전위를 0으로 리셋하여 장기간 전하 축적으로 인한 회로 오작동을 방지하도록 구현된다. 이와는 별도로, N 단 GOA 유닛의 출력 신호는 장기간의 동작에 의한 전하 축적에 의해 영향을 받아 심각한 불확실성 리플을 초래하고, 리셋 회로(600)에 의해 수행되는 키 노드(Q(N))의 전위의 리셋 동작은 이러한 상황의 발생을 감소시킬 수 있다.
도 2를 참조하면, 본 발명의 제 2 실시예에 따른 GOA 유닛이 도시되어있다. 본 발명의 제 2 실시예는 도 1에 도시된 본 발명의 제 1 실시예에 따른 GOA 유닛이며, GOA 유닛의 변형 예는 풀다운 유지 회로(500)에 집중된다. P(N) 및 K(N)의 전위가 풀다운될 때, 제 1 타이밍 세그먼트에서 충전되는 키 노드(Q(N))의 전위를 상승시키기 위해 트랜지스터(T20) 및 트랜지스터(T21)가 추가된다. 이러한 방식으로, 풀다운 유지 회로의 오작동의 위험을 효과적으로 저감할 수 있다.
도 3을 참조하면, 본 발명의 제 3 실시예에 따른 GOA 유닛이 도시되어있다. 본 발명의 제 3 실시예는 도 2에 도시된 본 발명의 제 2 실시예에 따른 GOA 유닛의 변형 예로서, 1 단 양방향 스캐닝 회로를 2 단 양방향 스캐닝 회로로 변환한다. 따라서, 도 3에 도시된 GOA 회로는 GOA 회로의 성능을 최적화하기 위해 2 단 풀업 회로(200 및 210), 2 단 풀다운 회로(400 및 410) 및 2 단 부트스트랩 커패시터(300 및 310)(Cb1 및 Cb2) 및 키 노드(Q(N) 및 Q(N+1))를 포함한다.
도 4를 참조하면, 본 발명의 제 4 실시예에 따른 GOA 유닛이 도시되어있다. 제 4 실시예에서, GOA 유닛은 도 3에 도시된 본 발명의 제 3 실시예에 기초하고, GOA 유닛의 변형 예는 풀다운 유지 회로(500)에 집중된다. 출력 동작시에 풀다운 유지 회로(500)의 독립성을 보장하고 GOA 회로의 전체 안정성을 향상시키기 위해 트랜지스터(T26) 및 트랜지스터(T27), 즉, 도 7의 회로(700 및 710)가 추가된다.
도 5를 참조하면, 본 발명의 제 4 실시예의 다른 예시에 따른 GOA 유닛이 도시되어있다. 이 예시에서, GOA 유닛은 도 4에 도시된 본 발명의 제 4 실시예에 기초하고, 단일 DC 저전압 입력(Vss)를 두 개의 개별 DC 저전압 입력, 즉 Vss1 및 Vss2로 변환한다. 풀다운 회로(400)가 제 1 타이밍 세그먼트에서 저전위로 구현된 게이트 신호를 풀다운하는 역할을 할 때, 즉 게이트 신호가 오프될 경우, 일정한 저전위를 가지는 두 개의 DC 저전압 입력, 즉, Vss1 및 Vss2 때문에 Vss1 및 Vss2의 절대값은 모두 클록 신호, 즉, CKN, XCKN, LC1 또는 LC2보다 작다. 따라서, 게이트 신호를 턴 오프하는 더 나은 메카니즘을 만들어 장기간의 동작에서 GOA 회로의 안정성을 보장하기 위해 키 노드(Q(N))의 전위의 풀다운은 높아질 수 있다.
도 6은 본 발명의 제 4 실시예의 다른 예시에 관련된 순방향 스캐닝 모드에서 동작하는 GOA 회로의 타이밍도이다. 도 6에 도시된 바와 같이, CK(N)은 GOA 회로를 구동하는 클록 신호이고, 클록 펄스 신호의 파형은 두 개의 타이밍 세그먼트를 통해 충전된 키 노드, 즉 Q(N) 및 Q(N+1)에 대해 듀티 사이클이 50 % 미만인 것을 나타낸다. 그러나, 클록 펄스 신호의 듀티 사이클의 설계는 주로 회로의 전류 및 전압을 안정화시키기 위해 펄스 폭을 조정하는 GOA 회로의 물리적 요구에 의존한다. 타이밍도의 이러한 파형은 N 형 트랜지스터 회로의 경우에서 관찰되며, P 형 트랜지스터 회로의 경우, 고전위 및 저전위를 나타내는 위치는 동일한 타이밍에 전환된다 .
도 7은 본 발명의 제 4 실시예의 다른 예시에 관한 역방향 스캐닝 모드의 GOA 회로의 타이밍도이다. 타이밍도에서 G(N+2), G(N+1), G(N) 및 키 노드(Q(N) 및 Q(N+1))와 같은 파형이 관찰되고, 타이밍의 순서는 도 6에 도시된 순서와 반대이다. 이외에 다른 타이밍 파형은 도 6에 도시된 것과 유사하다.
요약하면, 본 발명은 GOA 회로의 신호를 상향 순서로 출력 할지 하향 순서로 출력 할지를 결정하는 풀업 제어 회로에 순방향 스캐닝 제어 신호 및 역방향 스캐닝 신호를 도입함으로써 LCD 패널의 스캐닝 방향을 제어한다. 따라서, 디스플레이 장치의 스캐닝 수단에 대한 다양한 요구를 충족시킨다. 본 발명은 새로운 3 세그먼트 전압 분할 방식 뿐만 아니라, 풀다운 유지 회로의 두 개의 회로 점(P(N) 및 K(N))에 의존하여 풀다운 유지 회로가 작동 또는 비작동 중에 적절한 전위를 갖는 것을 보장한다. 따라서, 풀업 회로의 게이트 신호 점(Q(N)) 및 수평 스캐닝 라인(G(N))의 전위는 저전위에서 효과적으로 유지될 수 있다.
본 발명은 가장 바람직한 실시예로 고려되는 것과 관련하여 설명되었지만, 개시된 실시예에 한정되지 않는다. 본 발명이 도 1에 도시된 바와 같이 많은 방식으로 변경될 수 있음은 자명 할 것이다. 이러한 변경은 본 발명의 사상 및 범위로부터 벗어나는 것으로 간주되어서는 안되며, 다음의 청구항의 범위 내에 포함되는 것으로 의도된다.

Claims (9)

  1. 액정 디스플레이(LCD) 장치 용 양방향 스캐닝 게이트 구동(Gate Driver on Array, GOA) 회로로서, 상기 GOA 회로는 다수의 캐스케이드된 GOA 유닛을 포함하고, 상기 GOA 유닛은 LCD 장치에 출력되는 하나 이상의 스캐닝 신호를 생성하고, 상기 GOA 유닛은:
    업다운 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호를 입력하도록 구현된 순방향 스캐닝 제어 신호 입력 포트, 다운업 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호를 입력하도록 구현된 역방향 스캐닝 제어 신호 입력 포트, 이전 단의 GOA 유닛의 게이트 신호 및 다음 단의 GOA 유닛의 게이트 신호를 수신하도록 구현된 다수의 게이트 신호 입력 포트, 및 풀업 제어 신호를 출력하도록 구현된 출력 포트를 포함하는 풀업 제어 회로;
    키 노드(Q(N))와 연결되고 상기 풀업 제어 신호를 수신하도록 구현된 입력 포트, 다수의 클록 신호를 수신하도록 구현된 클록 신호 입력 포트, 및 현재 단의 GOA 유닛의 게이트 신호 출력 포트를 포함하는 풀업 회로; 상기 풀업 제어 신호는 상기 풀업 제어 회로의 스캐닝 제어 신호 및 상기 이전 단의 GOA 유닛 또는 상기 다음 단의 GOA 유닛으로부터 전송되는 상기 게이트 신호에 따라 형성되고, 순방향 스캐닝에서, 상기 풀업 회로는 상기 게이트 신호가 고전위로 구현된 상기 이전 단의 GOA 유닛으로부터 전송될 때, 상기 키 노드(Q(N))를 충전하도록 활성화되고, 역방향 스캐닝에서, 상기 풀업 회로는 상기 다음 단의 GOA 유닛의 게이트 신호가 고전위로 구현될 때, 상기 키 노드(Q(N))를 충전하도록 활성화되고,
    상기 키 노드(Q(N))의 전압을 2 차로 상승시키도록 구현된 부트스트랩 커패시터를 포함하는 부트스트랩 회로;
    상기 다음 단의 GOA 유닛으로부터 전송된 상기 게이트 신호를 수신하도록 구현된 게이트 신호 입력 포트, DC 저전압을 입력하도록 구현된 저전압 입력 포트, 상기 게이트 신호 입력 포트가 상기 다음 단의 GOA 유닛으로부터 전송된 상기 게이트 신호를 수신할 때 상기 키 노드(Q(N))을 방전시키고, 상기 키 노드(Q(N))에 연결된 출력 포트를 포함하는 풀 다운 회로;
    상기 제 1 클록 신호를 입력하도록 구현된 다수의 제 1 클록 신호 입력 포트, 상기 제 2 클록 신호를 입력하도록 구현된 다수의 제 2 클록 신호 입력 포트, 저전위에서 상기 GOA 유닛의 출력 신호 및 상기 키 노드(Q(N))의 전위를 유지시키기 위해 상기 GOA 유닛의 신호 출력 포트와 상기 키 노드(Q(N))가 연결되도록 구현된 다수의 연결점을 포함하는 풀다운 유지 회로; 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 제어 하에, 상기 키 노드(Q(N))의 다음 충전 시간까지, 상기 GOA 유닛의 신호 출력 포트는 대응하는 게이트 라인에 연결되고; 및
    상기 키 노드(Q(N))의 전위를 0으로 리셋하도록 구현된 리셋 회로를 포함하는 GOA 회로.
  2. 액정 디스플레이(LCD) 장치 용 스캐닝 게이트 구동(Gate Driver on Array, GOA 회로로서, 상기 GOA 회로는 다수의 캐스케이드된 GOA 유닛을 포함하고, 상기 GOA 유닛은 LCD 장치에 출력되는 하나 이상의 스캐닝 신호를 생성하고, 상기 GOA 유닛은:
    직렬로 연결된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 풀업 제어 회로; 상기 제 1 트랜지스터의 드레인 및 상기 제 2 트랜지스터의 소스는 다운업 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호뿐만 아니라 업다운 스테이지의 순서로 회로를 출력하도록 제어하는 스캐닝 제어 신호를 입력하도록 각각 연결되고, 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트는 이전 단의 GOA유닛의 게이트 신호 및 다음 단의 GOA 유닛의 게이트 신호를 수신하도록 각각 연결되고,
    상기 키 노드(Q(N))의 전압을 충전하고, 상기 다음 단의 GOA 유닛 또는 상기 이전 단의 GOA 유닛의 수신된 게이트 신호 및 상기 스캐닝 제어 신호에 대응하는 상기 N 단 GOA 유닛의 게이트 신호를 출력하는 상기 풀업 회로의 활성화 타이밍을 제어하는 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인에 연결되고 키 노드(Q(N))인 게이트 신호 점 및 다수의 클록 신호를 수신하는 드레인을 포함하는 풀업 회로; 상기 N 단 GOA 유닛의 게이트 신호는 상기 N 단 GOA유닛의 수평 스캐닝 라인에 대응하고,
    상기 키 노드(Q(N))의 전압을 2 차로 상승시키도록 구현된 부트스트랩 커패시터;
    상기 키 노드(Q(N)) 및 DC 저전압 입력에 각각 연결된 드레인 및 소스, 및 상기 키 노드(Q(N))을 방전시키는 상기 다음 단의 GOA 유닛의 출력 신호를 수신하도록 연결된 게이트를 포함하는 풀 다운 회로;
    제 1 클록 신호를 입력하는 제 3 트랜지스터 및 제 4 트랜지스터 뿐만 아니라 제 2 클록 신호를 입력하는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하는 풀다운 유지 회로; 상기 제 1 클록 신호 및 상기 제 2 신호는 서로 인버스되고, 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 제어 하에, 상기 키 노드(Q(N))의 다음 충전 시간까지 상기 키 노드(Q(N)) 및 상기 게이트 출력 신호는 저전위로 유지되고, 및
    상기 키 노드(Q(N))의 전위를 0으로 리셋하도록 구현된 리셋 회로를 포함하는 GOA 회로.
  3. 제 2 항에 있어서,
    상기 풀다운 유지 회로는 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 상기 N 단 GOA 유닛의 수평 스캐닝 라인 및 상기 DC 저전압 입력(Vss)에 연결되는 제 7 트랜지스터; 게이트가 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 상기 풀업 회로의 키 노드(Q(N)) 및 상기 DC 저전압 입력(Vss)에 각각 연결되는 제 8 트랜지스터; 게이트가 상기 키 노드(Q(N))에 연결되고, 소스 및 드레인이 각각 제 2 회로 점(K(N)) 및 상기 제 1 회로 점(P(N))에 연결되는 제 9 트랜지스터; 게이트가 상기 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 상기 제 1 클록 신호(CKN) 및 상기 제 1 회로 점(P(N))에 연결되는 제 10 트랜지스터; 게이트가 상기 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인 모두 상기 제 2 클록 신호(XCKN) 및 상기 제 2 회로 점(K(N))에 연결되는 제 11 트랜지스터; 게이트가 상기 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 상기 키 노드(Q(N)) 및 상기 DC low 전압 입력에 연결되는 제 12 트랜지스터; 게이트가 상기 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 상기 N 단 GOA 유닛의 수평 스캐닝 라인 및 상기 DC 저전압 입력에 연결되는 제 13 트랜지스터; 제 15 트랜지스터와 직렬로 연결되고, 게이트가 상기 제 1 회로 점(P(N))에 연결되고, 소스 및 드레인이 각각 상기 제 1 회로 점(P(N)) 및 상기 제 15 트랜지스터의 드레인에 연결되는 제 14 트랜지스터; 게이트가 상기 키 노드(Q(N))에 연결되고, 소스 및 드레인이 각각 상기 제 1 회로 점(P(N)) 및 상기 DC 저전압 입력에 연결되는 제 15 트랜지스터; 상기 제 17 트랜지스터에 직렬로 연결되고, 게이트가 상기 제 2 회로 점(K(N))에 연결되고, 소스 및 드레인이 각각 상기 제 2 회로 점(K(N)) 및 상기 제 17 트랜지스터의 드레인에 연결되는 제 16 트랜지스터; 게이트가 상기 풀업 회로(200)의 키 노드(Q(N)) 에 연결되고, 소스 및 드레인이 각각 상기 제 2 회로 점(K(N)) 및 상기 DC 저전압 입력(Vss)에 연결되는 제 17 트랜지스터; 를 더 포함하는 GOA 회로.
  4. 제 2 항에 있어서,
    순방향 스캐닝에서, 상향 순서의 신호를 출력하는 상기 스캐닝 제어 신호는 고전위로 구현되고, 하향 순서의 신호를 출력하는 상기 스캐닝 신호는 저전위로 구현되고, 상기 풀업 회로는 활성화되고, 상기 이전 단의 GOA 유닛의 출력 신호가 고전위이고 상기 현재 단의 GOA 유닛으로 전송될 때, 상기 키 노드(Q(N))는 고전위를 가지는 게이트 신호, 즉, G(N)을 출력하도록 충전되는 GOA 회로.
  5. 제 2 항에 있어서,
    역방향 스캐닝에서, 하향 순서의 신호를 출력하는 상기 스캐닝 제어 신호는 고전위로 구현되고, 상향 순서의 신호를 출력하는 상기 스캐닝 신호는 저전위로 구현되고, 상기 풀업 회로는 활성화되고, 상기 다음 단의 GOA 유닛의 출력 신호가 고전위이고 상기 현재 단의 GOA 유닛으로 전송될 때, 상기 키 노드(Q(N))는 고전위를 가지는 게이트 신호, 즉, G(N)을 출력하도록 충전되는 GOA 회로.
  6. 제 5항에 있어서,
    상기 풀다운 유지 회로는 P(N) 및 K(N)의 전위가 풀다운될 때 상기 제 1 타이밍 세그먼트에서 충전되는 키 노드(Q(N))의 전위를 상승시키도록 부가된 두 개의 트랜지스터를 더 포함하는 GOA 회로.
  7. 제 6항에 있어서,
    상기 GOA 유닛은 풀업 제어 회로, 풀업 회로(200 및 210), 풀다운 회로(400 및 410), 풀다운 유지 회로(500), 리셋 회로 및 부트스트랩 커패시터(300 및 310)를 포함하는 2 단 GOA 유닛으로 변환되는 GOA 회로.
  8. 제 7 항에있어서,
    상기 단일 DC 저전압 입력은 두 개의 개별 DC 저전압 입력으로 변경되는 GOA 회로.
  9. 제 1 항에 따른 LCD 장치 용 GOA 회로를 포함하는 LCD 장치.
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