CN107068032B - 一种扫描单元以及栅极驱动电路 - Google Patents

Abstract

本发明提供了一种扫描单元以及栅极驱动电路，通过增加第一下拉模块以及第三下拉节点M1，使得在第一上拉模块在响应于第一上拉节点P1的信号，对第一下拉节点Q1进行下拉时，第一下拉模块也对第一下拉节点Q1进行下拉操作。同理，对第二下拉节点Q2也进行双重下拉操作，减少了第一下拉节点Q1和第二下拉节点Q2在原有被下拉的过程中存在的下拉延时。进而，保证了第一上拉节点P1以及第二上拉节点P2同时被上拉，又由于第一上拉节点P1控制第一级子单元的第一输出端，第二上拉节点P2控制第二级子单元的第二输出端，因此，本扫描单元同时输出第一输出信号以及第二输出信号，解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题。

Description

一种扫描单元以及栅极驱动电路

技术领域

本发明涉及显示扫描技术领域，更具体地说，涉及一种扫描单元以及栅极驱动电路。

背景技术

随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。然而，目前栅极驱动电路在高温或低温的环境下，其相邻两行的输出信号存在延时，使得显示装置的画面显示不均匀，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。

发明内容

有鉴于此，本发明提供了一种扫描单元以及栅极驱动电路，以解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题。

为实现上述目的，本发明提供如下技术方案：

一种扫描单元，所述扫描单元包括：第一级子单元以及第二级子单元，其中，所述第一级子单元包括：第一输入模块、第一上拉节点、第一上拉控制模块、第二上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉控制模块、第一下拉生成模块、第一输出模块、第一下拉模块以及第三下拉节点；

以及，所述第二级子单元包括：第二输入模块、第二上拉节点、第三上拉控制模块、第四上拉控制模块、第二下拉节点、第三下拉控制模块、第四 下拉控制模块、第一下拉生成模块、第二输出模块、第二下拉模块以及第四下拉节点；

所述第一输入模块响应于第一控制端的信号，控制第一电压端与所述第一上拉节点之间和控制第三电压端与所述第一输出端之间的接通状态，以及，响应于第二控制端的信号，控制第二电压端与所述第一上拉节点之间和控制所述第三电压端与所述第一输出端之间的接通状态，其中，所述第一电压端与所述第二电压端输出的信号的电平相反；

所述第二输入模块响应于第三控制端的信号，控制所述第一电压端与所述第二上拉节点之间和控制所述第三电压端与所述第二输出端之间的接通状态，以及，响应于第四控制端的信号，控制所述第二电压端与所述第二上拉节点之间和控制所述第三电压端与所述第二输出端之间的接通状态，其中，所述第一输入模块与所述第二输入模块的结构相同；

第一上拉控制模块响应于所述第一上拉节点的信号，控制所述第一下拉节点与所述第三电压端之间和控制所述第一下拉节点与所述第一下拉生成模块之间的接通状态；所述第二上拉控制模块响应于所述述第二上拉节点的信号，控制所述第一下拉节点与所述第三电压端之间和控制所述第一下拉节点与所述第一下拉生成模块之间的接通状态；

第三上拉控制模块响应于所述第二上拉节点的信号，控制所述第二下拉节点与所述第三电压端之间和控制所述第二下拉节点与所述第二下拉生成模块之间的接通状态；所述第四上拉控制模块响应于所述述第一上拉节点的信号，控制所述第二下拉节点与所述第三电压端之间和控制所述第二下拉节点与所述第二下拉生成模块之间的接通状态，其中，所述第一上拉控制模块与所述第三上拉控制模块的结构相同，且所述第二上拉控制模块与所述第四上拉控制模块的结构相同；

所述第一下拉生成模块响应于第一信号端的信号，控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第二下拉生成模块响应于第二信号端的信号，控制所述第二控制信号端与所述第二下拉节点之间的接通状态，且所述第一下拉生成模块与所述第二下拉生成模块的结构相同；

所述第一下拉控制模块响应于所述第一下拉节点的信号，控制所述第一上拉节点与所述第三电压端之间和控制所述第三电压端与所述第一输出端之间的接通状态；所述第二下拉控制模块响应于所述第二下拉节点的信号，控制所述第一上拉节点与所述第三电压端之间和控制所述第三电压端与所述第一输出端之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号，控制所述第二上拉节点与所述第三电压端之间和控制所述第三电压端与所述第二输出端之间的接通状态；所述第四下拉控制模块响应于所述第一下拉节点的信号，控制所述第二上拉节点与所述第三电压端之间和控制所述第三电压端与所述第二输出端之间的接通状态，其中，所述第一下拉控制模块与所述第三下拉控制模块的结构相同，且所述第二下拉控制模块与所述第四下拉控制模块的结构相同；

所述第一输出模块响应于所述第一上拉节点的信号，控制第一时钟信号与所述第一输出端之间的接通状态，以及，所述第二输出模块响应于所述第二上拉节点的信号，控制第二时钟信号与所述第二输出端之间的接通状态，其中，所述第一输出模块和所述第二输出模块的结构相同；

所述第一下拉模块响应于所述第一控制端的信号，控制所述第一电压端与所述第三下拉节点之间的接通状态；所述第一下拉模块响应于所述第三下拉节点的信号，控制所述第三电压端与所述第一下拉节点之间的接通状态；所述第一下拉模块响应于所述第一输出端的信号，控制所述第三电压端与所述第三下拉节点之间的接通状态；所述第一下拉模块响应于所述第一下拉节点的信号，控制所述第三电压端与所述第三下拉节点之间的接通状态；

所述第二下拉模块响应于所述第四控制端的信号，控制所述第二电压端与所述第四下拉节点之间的接通状态；所述第二下拉模块响应于所述第四下拉节点的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；所述第二下拉模块响应于所述第二输出端的信号，控制所述第三电压端与所述第四下拉节点之间的接通状态；所述第二下拉模块响应于所述第二下拉节点的信号，控制所述第三电压端与所述第四下拉节点之间的接通状态，其中，所述第一下拉模块与所述第二下拉模块的结构相同。

一种栅极驱动电路，所述栅极驱动电路包括的n级扫描单元为第一级扫描单元至第n级扫描单元，其中，每一级扫描单元均为任意一项上述的扫描单元，n为大于等于2的整数。

与现有技术相比，本发明所提供的技术方案具有以下优点：

本发明所提供的扫描单元，通过在现有的15T1C的扫描单元上增加第一下拉模块以及第三下拉节点，使得在第一上拉模块在响应于第一上拉节点P1的信号，对第一下拉节点Q1进行下拉(此时，第一下拉节点Q1接第三电压端，电压为零)时，第一下拉模块响应于第三下拉节点的信号，控制第三电压端与第一下拉节点Q1之间接通，进一步对第一下拉节点Q1进行下拉操作。同理，对第二下拉节点Q2也进行双重下拉操作，减少了第一下拉节点Q1和第二下拉节点Q2在原有被下拉的过程中，存在的下拉延时，进而，保证了第一上拉节点P1以及第二上拉节点P2同时被上拉，又由于第一上拉节点P1控制第一级子单元的第一输出端与第一时钟信号的接通状态，第二上拉节点P2控制第二级子单元的第二输出端与第二时钟信号的接通状态，因此，本扫描单元同时输出第一输出信号以及第二输出信号，解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实施例提供的一种扫描单元的结构示意图；

图2为本实施例提供的一种扫描单元的具体电路结构图；

图3为本实施例提供的一种扫描单元的驱动时序图；

图4为本实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如背景技术所述，本发明为了解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题，提出了一种扫描单元，如图1所示，该扫描单元包括：第一级子单元以及第二级子单元，其中，所述第一级子单元包括：第一输入模块101、第一上拉节点P1、第一上拉控制模块2011、第二上拉控制模块2012、第一下拉节点Q1、第一下拉控制模块3011、第二下拉控制模块3012、第一下拉生成模块401、第一输出模块501、第一下拉模块601以及第三下拉节点M1；

以及，所述第二级子单元包括：第二输入模块102、第二上拉节点P2、第三上拉控制模块2021、第四上拉控制模块2022、第二下拉节点Q2、第三下拉控制模块3021、第四下拉控制模块3022、第一下拉生成模块402、第二输出模块502、第二下拉模块602以及第四下拉节点M2；

所述第一输入模块101响应于第一控制端SET1的信号，控制第一电压端FW与所述第一上拉节点P1之间和控制第三电压端VGL与所述第一输出端Gout1之间的接通状态，以及，响应于第二控制端RST1的信号，控制第二电压端BW与所述第一上拉节点P1之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态，其中，所述第一电压端FW与所述第二电压端BW输出的信号的电平相反。

所述第二输入模块102响应于第三控制端SET2的信号，控制所述第一电压端FW与所述第二上拉节点P2之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态，以及，响应于第四控制端RST2的信号，控制所述第二电压端BW与所述第二上拉节点P2之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态，其中，所述第一输入模块与所述第二输入模块的结构相同；

第一上拉控制模块2011响应于所述第一上拉节点P1的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间和控制所述第三电压端VGL与 所述第一下拉生成模块401之间的接通状态；所述第二上拉控制模块2012响应于所述述第二上拉节点P2的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一下拉生成模块401之间的接通状态；

第三上拉控制模块2021响应于所述第二上拉节点P2的信号，控制所述第二下拉节点Q2与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第二下拉生成模块402之间的接通状态；所述第四上拉控制模块2022响应于所述述第一上拉节点P1的信号，控制所述第二下拉节点Q2与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第二下拉生成模块402之间的接通状态，其中，所述第一上拉控制模块2011与所述第三上拉控制模块2021的结构相同，且所述第二上拉控制模块2012与所述第四上拉控制模块2022的结构相同。

所述第一下拉生成模块401响应于第一信号端V1的信号，控制所述第一信号端V1与所述第一下拉节点Q1之间的接通状态；

所述第二下拉生成模块402响应于第二信号端V2的信号，控制所述第二控制信号端V2与所述第二下拉节点Q2之间的接通状态，且所述第一下拉生成模块401与所述第二下拉生成模块402的结构相同。

所述第一下拉控制模块3011响应于所述第一下拉节点Q1的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态；所述第二下拉控制模块3012响应于所述第二下拉节点Q2的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态；

所述第三下拉控制模块3021响应于所述第二下拉节点Q1的信号，控制所述第二上拉节点P2与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态；所述第四下拉控制模块3022响应于所述第一下拉节点Q1的信号，控制所述第二上拉节点P2与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态，其中，所述第一下拉控制模块3011与所述第三下拉控制模块3021的结构相同，且所述第二下拉控制模块3012与所述第四下拉控制模块3022的结构相同；

所述第一输出模块501响应于所述第一上拉节点P1的信号，控制第一时钟信号CK1与所述第一输出端Gout1之间的接通状态，以及，所述第二输出模块502响应于所述第二上拉节点P2的信号，控制第二时钟信号CK2与所述第二输出端Gout2之间的接通状态，其中，所述第一输出模块501和所述第二输出模块502的结构相同；

所述第一下拉模块601响应于所述第一控制端SET1的信号，控制所述第一电压端FW与所述第三下拉节点M1之间的接通状态；所述第一下拉模块601响应于所述第三下拉节点M1的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间的接通状态；所述第一下拉模块601响应于所述第一输出端Gout1的信号，控制所述第三电压端VGL与所述第三下拉节点M1之间的接通状态；所述第一下拉模块601响应于所述第一下拉节点Q1的信号，控制所述第三电压端VGL与所述第三下拉节点M1之间的接通状态；

所述第二下拉模块602响应于所述第四控制端RST2的信号，控制所述第二电压端BW与所述第四下拉节点M2之间的接通状态；所述第二下拉模块602响应于所述第四下拉节点M2的信号，控制所述第三电压端VGL与所述第二下拉节点Q2之间的接通状态；所述第二下拉模块602响应于所述第二输出端Gout2的信号，控制所述第三电压端VGL与所述第四下拉节点M2之间的接通状态；所述第二下拉模块602响应于所述第二下拉节点Q2的信号，控制所述第三电压端VGL与所述第四下拉节点M2之间的接通状态，其中，所述第一下拉模块601与所述第二下拉模块602的结构相同。

本申请实施例提供的扫描单元，其包括有第一级子单元和第二级子单元，通过在现有的15T1C的扫描单元上增加第三下拉模块以及第三下拉节点，使得在第一上拉模块在响应于第一上拉节点P1的信号，对第一下拉节点Q1进行下拉(此时，第一下拉节点Q1接第三电压端，电压为零)时，第一下拉模块响应于第三下拉节点的信号，控制第三电压端与第一下拉节点Q1之间接通，进一步对第一下拉节点Q1进行下拉操作。同理，对第二下拉节点Q2也进行双重下拉操作，减少了第一下拉节点Q1和第二下拉节点Q2在原有被下拉的过程中，存在的下拉延时，进而，保证了第一上拉节点P1以及第二上拉 节点P2同时被上拉，又由于第一上拉节点P1控制第一级子单元的第一输出端与第一时钟信号的接通状态，第二上拉节点P2控制第二级子单元的第二输出端与第二时钟信号的接通状态，因此，本扫描单元同时输出第一输出信号以及第二输出信号，解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题。

具体的，请参阅图2，本发明实施例还提供了一种第一输入模块101的具体电路结构，包括：第一晶体管M0、第二晶体管M1、第三晶体管M14以及第四晶体管M13；

所述第一晶体管M0的栅极与所述第一控制端SET1相连，所述第一晶体管M0的第一端连接至所述第一电压端FW，所述第一晶体管M0的第二端连接至所述第一上拉节点P1；所述第二晶体管M1的栅极与所述第二控制端RST1相连，所述第二晶体管M1的第一端连接至所述第二电压端BW，所述第二晶体管M1的第二端连接至所述第一上拉节点P1；所述第三晶体管M14的栅极与所述第一控制端SET1相连，所述第三晶体管M14的第一端连接至所述第三电压端VGL，所述第三晶体管M14的第二端连接至所述第一输出端Gout1；所述第四晶体管M13的栅极与所述第二控制端RST1相连，所述第四晶体管M13的第一端连接至所述第一输出端Gout1，所述第四晶体管M13的第二端连接至所述第三电压端VGL；

同样，所述第二输入模块102包括：第十六晶体管M18、第十七晶体管M16、第十八晶体管M29以及第十九晶体管M28；

所述第十六晶体管M18的栅极与所述第三控制端SET2相连，所述第十六晶体管M18的第一端连接至所述第一电压端FW，所述第十六晶体管M18的第二端连接至所述第二上拉节点P2；所述第十七晶体管M16的栅极与所述第四控制端RST2相连，所述第十七晶体管M16的第一端连接至所述第二电压端BW，所述第十七晶体管M16的第二端连接至所述第二上拉节点P2；所述第十八晶体管M29的栅极与所述第三控制端SET2相连，所述第十八晶体管M29的第一端连接至所述第三电压端VGL，所述第十八晶体管M29的第二端连接至所述第二输出端Gout2；所述第十九晶体管M28的栅极与所述第 四控制端RST2相连，所述第十九晶体管M28的第一端连接至所述第三电压端VGL，所述第十九晶体管M28的第二端连接至所述第二输出端Gout2。

需要说明的是，第一输入模块101与第二输入模块102的结构相同，均包括四个晶体管，且晶体管的导通类型相同，如均为N型晶体管或均为P型晶体管。另外，由于本实施例中，需要将第一上拉节点P1与第二上拉节点P2的信号明确，因此，当第一控制端SET1控制第一晶体管M0以及第三晶体管M14导通时，第二晶体管M1以及第四晶体管M13需要关断，即此时第二控制端RST1的信号需要与第一控制端SET1的信号相反。当第三控制端SET2控制第十六晶体管M18以及第十八晶体管M29导通时，第十七晶体管M16以及第十九晶体管M28需要关断，即此时第四控制端RST2的信号需要与第三控制端SET2的信号相反。

除此，如图2所示，本实施例还提供了第一上拉控制模块2011的具体电路结构，该第一上拉控制模块2011包括：第五晶体管M4以及第六晶体管M6；

所述第五晶体管M4的栅极连接至所述第一上拉节点P1，所述第五晶体管M4的第一端连接至所述第一下拉节点Q1，所述第五晶体管M4的第二端连接至所述第三电压端VGL；所述第六晶体管M6的栅极连接至所述第一上拉节点P1，所述第六晶体管M6的第一端连接至所述第一下拉生成模块401，所述第六晶体管M6的第二端连接至所述第三电压端VGL；

以及，所述第三上拉控制模块2021包括：第二十晶体管M21以及第二十一晶体管M20；

所述第二十晶体管M21的栅极连接至所述第二上拉节点P2，所述第二十晶体管M21的第一端连接至所述第二下拉节点Q2，所述第二十晶体管M21的第二端连接至所述第三电压端VGL；所述第二十一晶体管M20的栅极连接至所述第二上拉节点P2，所述第二十一晶体管M20的第一端连接至所述第二下拉生成模块402，所述第二十一晶体管M20的第二端连接至所述第三电压端VGL。

在上述实施例的基础上，如图2所示，所述第二上拉控制模块2012包括：第七晶体管M10以及第八晶体管M9；

所述第七晶体管M10的栅极连接至所述第二上拉节点P2，所述第七晶体管M10的第一端连接至所述第一下拉节点Q1，所述第七晶体管M10的第二端连接至所述第三电压端VGL；所述第八晶体管M9的栅极连接至所述第二上拉节点P2，所述第八晶体管M9的第一端连接至所述第三电压端VGL，所述第八晶体管M9的第二端连接至所述第一下拉生成模块401；

以及，所述第四上拉控制模块2022包括：第二十二晶体管M24以及第二十三晶体管M19；

所述第二十二晶体管M24的栅极连接至所述第一上拉节点P1，所述第二十二晶体管M24的第一端连接至所述第二下拉节点Q2，所述第二十二晶体管M24的第二端连接至所述第三电压端VGL；所述第二十三晶体管M19的栅极连接至所述第一上拉节点P1，所述第二十三晶体管M19的第一端连接至所述第三电压端VGL，所述第二十三晶体管M19的第二端连接至所述第二下拉生成模块402。

可选的，所述第一下拉生成模块401包括：第九晶体管M2以及第十晶体管M3；

所述第九晶体管M2的栅极与所述第六晶体管M6的第一端、所述第八晶体管M9的第二端以及所述第十晶体管M3的第一端相连，所述第九晶体管M2的第一端连接至所述第一下拉节点Q1，所述第九晶体管M2的第二端与所述第十晶体管M3的第二端、所述第十晶体管M3的栅极以及所述第一信号端V1相连；

以及，所述第二下拉生成模块402包括：第二十四晶体管M17以及第二十五晶体管M15；

所述第二十四晶体管M17的栅极与所述第二十一晶体管M20的第一端、所述第二十三晶体管M19的第二端以及所述第二十五晶体管M15的第一端相连，所述第二十四晶体管M17的第一端连接至所述第二下拉节点Q2，所述第二十四晶体管M17的第二端与所述第二十五晶体管M15的第二端、所述第二十五晶体管M15的栅极以及所述第二信号端V2相连。

可选的，所述第一下拉控制模块3011包括：第十一晶体管M5以及第十二晶体管M8；

所述第十一晶体管M5的栅极连接至所述第一下拉节点Q1，所述第十一晶体管M5的第一端连接至所述第一上拉节点P1，所述第十一晶体管M5的第二端连接至所述第三电压端VGL；所述第十二晶体管M8的栅极连接至所述第一下拉节点Q1，所述第十二晶体管M8的第一端连接至所述第一输出端Gout1，所述第十二晶体管M8的第二端连接至所述第三电压端VGL；

以及，所述第三下拉控制模块3021包括：第二十六晶体管M22以及第二十七晶体管M23；

所述第二十六晶体管M22的栅极连接至所述第二下拉节点Q2，所述第二十六晶体管M22的第一端连接至所述第二上拉节点P2，所述第二十六晶体管M22的第二端连接至所述第三电压端VGL；所述第二十七晶体管M23的栅极连接至所述第二下拉节点Q2，所述第二十七晶体管M23的第一端连接至所述第二输出端Gout2，所述第二十七晶体管M23的第二端连接至所述第三电压端VGL。

可选的，所述第二下拉控制模块3012包括：第十三晶体管M12以及第十四晶体管M11；

所述第十三晶体管M12的栅极连接至所述第二下拉节点Q2，所述第十三晶体管M12的第一端连接至所述第一上拉节点P1，所述第十三晶体管M12的第二端连接至所述第三电压端VGL；所述第十四晶体管M11的栅极连接至所述第二下拉节点Q2，所述第十四晶体管M11的第一端连接至所述第一输出端Gout1，所述第十四晶体管M11的第二端连接至所述第三电压端VGL；

以及，所述第四下拉控制模块3022包括：第二十八晶体管M27以及第二十九晶体管M26；

所述第二十八晶体管M27的栅极连接至所述第一下拉节点Q1，所述第二十八晶体管M27的第一端连接至所述第二上拉节点P2，所述第二十八晶体管M27的第二端连接至所述第三电压端VGL；所述第二十九晶体管M26的栅极连接至所述第一下拉节点Q1，所述第二十九晶体管M26的第一端连接至所述第二输出端Gout2，所述第二十九晶体管M26的第二端连接至所述第三电压端VGL。

可选的，所述第一输出模块501包括：第十五晶体管M7以及第一电容C1；

所述第十五晶体管M7的栅极和所述第一电容C1的第一端均连接至所述第一上拉节点P1，所述第十五晶体管M7的第一端与所述第一时钟信号CK1相连，所述第十五晶体管M7的第二端与所述第一电容C1的第二端均连接至所述第一输出端Gout1；

以及，所述第二输出模块502包括：第三十晶体管M25以及第二电容C2；

所述第三十晶体管M25的栅极和所述第二电容C2的第一端均连接至所述第二上拉节点P2，所述第三十晶体管M25的第一端与所述第二时钟信号CK2相连，所述第三十晶体管M25的第二端与所述第二电容C2的第二端均连接至所述第二输出端Gout2。

可选的，所述第一下拉模块601包括：第三十一晶体管M30、第三十二晶体管M32、第三十三晶体管M34以及第三十四晶体管M33；

所述第三十一晶体管M30的栅极连接至所述第一控制端SET1，所述第三十一晶体管M30的第一端连接至所述第三下拉节点M1，所述第三十一晶体管M30的第二端连接至所述第一电压端FW；

所述第三十二晶体管M32的栅极连接至所述第三下拉节点M1，所述第三十二晶体管M32的第一端连接至所述第一下拉节点Q1，所述第三十二晶体管M32的第第二端连接至所述第三电压端VGL；

所述第三十三晶体管M34的栅极连接至所述第一输出端Gout1，所述第三十三晶体管M34的第一端连接至所述第三下拉节点M1，所述第三十三晶体管M34的第二端连接至所述第三电压端VGL；

所述第三十四晶体管M33的栅极连接至所述第一下拉节点Q1，所述第三十四晶体管M33的第一端连接至所述第三电压端VGL，所述第三十四晶体管M33的第二端连接至所述第三下拉节点M1；

以及，所述第二下拉模块602包括：第三十五晶体管M31、第三十六晶体管M36、第三十七晶体管M37以及第三十八晶体管M35；

所述第三十五晶体管M31的栅极连接至所述第四控制端RST2，所述第三十五晶体管M31的第一端连接至所述第二电压端BW，所述第三十五晶体管M31的第二端连接至所述第四下拉节点M2；

所述第三十六晶体管M36的栅极连接至所述第四下拉节点M2，所述第三十六晶体管M36的第一端连接至所述第二下拉节点Q2，所述第三十六晶体管M36的第第二端连接至所述第三电压端VGL；

所述第三十七晶体管M37的栅极连接至所述第二输出端Gout2，所述第三十七晶体管M37的第一端连接至所述第四下拉节点M2，所述第三十七晶体管M37的第二端连接至所述第三电压端VGL；

所述第三十八晶体管M35的栅极连接至所述第二下拉节点Q2，所述第三十八晶体管M35的第一端连接至所述第三电压端VGL，所述第三十八晶体管M35的第二端连接至所述第四下拉节点M1。

在本申请上述任意一实施例中，本申请提供的所述第一信号端V1和所述第二信号端V2输出的信号的电平可以相同。此外，为了降低功耗，本申请提供的所述第一信号端V1和所述第二信号端V2输出的信号的电平可以相反，且所述第一信号端V1和所述第二信号端V2输出的信号为帧反转信号；即，在所述栅极驱动电路扫描完毕一帧画面后，第一信号端V1和所述第二信号端V2输出的信号各自反相，以及，本申请提供的每个晶体管均优选为薄膜晶体管。

本实施例还提出了一种具体的信号关系，其中，可以限定所述第一信号端V1的输出信号的频率以及所述第二信号端V2的输出信号的频率均小于所述第一时钟信号CK1以及所述第二时钟信号CK2的方波信号的频率，发明人考虑到第一信号端V1和第二信号端V2的信号是为了输出高电平或者低电平的作用，与其输入频率并无关系，因此，将第一信号端V1以及第二信号端V2的频率设置较低，能够降低信号发生器件的功耗。

除此，所述第一信号端V1和所述第二信号端V2输出的信号互反，且优选的将二者的占空比设置成50％。上文介绍过，第一信号端V1的输出信号和第二信号端V2的输出信号的电位相反，但并没有限定二者的输出关系，如可以为：第一电压信号端V1的输出信号为高电平的时间为t1，第一电压信号端V1的输出信号为低电平的时间为t2，假设t1大于t2，那么第一电压信号端V1的输出信号的占空比大于50％。相应的，第二电压信号端V2的输出信号的占空比小于50％。

而当第一电压信号端V1的输出信号的占空比为80％时，第二电压信号端V2的输出信号的占空比为20％。此时会导致产生电压信号V1的器件的使用率大于产生电压信号V2的器件的使用率，以及，由第一电压信号端V1的输出信号控制的晶体管的开启频率高于由第二电压信号端V2的输出信号控制的晶体管的开启频率。众所周知，器件使用率高，其故障率以及损毁率也随之变高，因为为了能均衡器件的使用寿命，本方案将第一电压信号端V1的输出信号以及第二电压信号端V2的输出信号的占用比均设置成50％，那么产生第一信号V1以及产生第二信号V2的器件的使用率相同，且由第一电压信号端V1的输出信号控制的晶体管的开启频率与由第二电压信号端V2的输出信号控制的晶体管的开启频率也相同，进而保护了器件。

下面结合驱动方法对本申请实施例提供的扫描单元的各个组成模块和组成每个模块的各个晶体管的导通和截止情况进行进一步描述。需要说明的是，下面以第一晶体管M0至第三十八晶体管M35均为N型晶体管为例进行说明。

结合图2和图3，对本申请实施例提供的驱动方法进行详细的描述。其中，本申请实施例提供的驱动方法，应用于上述的扫描单元，所述驱动方法包括：第一阶段T1、第二阶段T2、第三阶段T3以及第四阶段T4。

在所述第一阶段T1，所述第一输入模块101响应于第一控制端SET1的信号，控制第一电压端FW与所述第一上拉节点P1之间和控制第三电压端VGL与所述第一输出端Gout1之间的接通状态。第一上拉控制模块2011响应于所述第一上拉节点P1的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一下拉生成模块401之间的接通状态；所述第一下拉生成模块401响应于第一信号端V1的信号，控制所述第一信号端V1与所述第一下拉节点Q1之间的接通状态；所述第一下拉控制模块3011响应于所述第一下拉节点Q1的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态；所述第一输出模块501响应于所述第一上拉节点P1的信号，控制第一时钟信号CK1与所述第一输出端Gout1之间的接通状态；所述第一下拉模块601响应于所述第一控制端SET1的信号，控制所述第一电压端FW与所述第三下拉节点M1之间的接通状态；所述第一下拉模块601 响应于所述第三下拉节点M1的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间的接通状态；所述第一下拉模块601响应于所述第一输出端Gout1的信号，控制所述第三电压端VGL与所述第三下拉节点M1之间的接通状态；所述第一下拉模块601响应于所述第一下拉节点Q1的信号，控制所述第三电压端VGL与所述第三下拉节点M1之间的接通状态。

具体结合图2和图3所示，在第一阶段T1，第一控制端SET1输出高电平信号，进而控制第一晶体管M0、第三晶体管M14以及第三十一晶体管M30导通，使得第一上拉节点P1的信号为第一电压端FW输出的高电平信号、且第一输出端Gout1的信号为第三电压端VGL输出的低电平信号，以及使得第三下拉节点M1的信号为第一电压端FW输出的高电平信号。第一上拉节点P1控制第五晶体管M4、第六晶体管M6以及第十五晶体管M7导通，使得第一下拉节点Q1的信号为第三电压端VGL输出的低电平信号，第一输出端Gout1的信号为第一时钟信号CK1，由于M30导通，第一电压端FW控制第三十二晶体管M32导通，使得第一下拉节点Q1的信号为第三电压端VGL输出的低电平信号。可见，第一下拉节点Q1分别在第五晶体管M4导通以及第三十二晶体管M32导通，被下拉了两次。

在所述第二阶段T2，所述第二输入模块102响应于第三控制端SET2的信号，控制所述第一电压端FW与所述第二上拉节点P2之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态；所述第二上拉控制模块2012响应于所述述第二上拉节点P2的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一下拉生成模块401之间的接通状态；所述第四上拉控制模块2022响应于所述述第一上拉节点P1的信号，控制所述第二下拉节点Q2与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第二下拉生成模块402之间的接通状态，所述第二下拉控制模块3012响应于所述第二下拉节点Q2的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态；所述第四下拉控制模块3022响应于所述第一下拉节点Q1的信号，控制所述第二上拉节点P2与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态，所述第二输出模块502响应于所述第二上拉节点P2的信号，控制第二时 钟信号CK2与所述第二输出端Gout2之间的接通状态，所述第二下拉模块602响应于所述第四下拉节点M2的信号，控制所述第三电压端VGL与所述第二下拉节点Q2之间的接通状态；所述第二下拉模块602响应于所述第二输出端Gout2的信号，控制所述第三电压端VGL与所述第四下拉节点M2之间的接通状态；所述第二下拉模块602响应于所述第二下拉节点Q2的信号，控制所述第三电压端VGL与所述第四下拉节点M2之间的接通状态。

具体结合图2和图3所示，在第二阶段T2，此时第三控制端SET2输出高电平信号，进而控制晶体管M18以及晶体管M29导通，使得第二上拉节点P2的信号为第一电压端FW输出的高电平信号，且第二输出端Gout2的信号为第三电压端VGL输出的低电平信号。第二上拉节点P2控制晶体管M9、晶体管M10、晶体管M20以及晶体管M25导通，使得第一下拉节点Q1的信号为第三电压端VGL输出的低电平信号，第二输出端Gout2的信号为第二时钟信号CK2。

在所述第三阶段T3，所述第一输入模块101响应于第二控制端RST1的信号，控制第二电压端BW与所述第一上拉节点P1之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态。第一上拉控制模块2011响应于所述第一上拉节点P1的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一下拉生成模块401之间的接通状态；所述第一下拉控制模块3011响应于所述第一下拉节点Q1的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态；所述第一输出模块501响应于所述第一上拉节点P1的信号，控制第一时钟信号CK1与所述第一输出端Gout1之间的接通状态；所述第一下拉模块601响应于所述第三下拉节点M1的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间的接通状态；所述第一下拉模块601响应于所述第一输出端Gout1的信号，控制所述第三电压端VGL与所述第三下拉节点M1之间的接通状态；所述第一下拉模块601响应于所述第一下拉节点Q1的信号，控制所述第三电压端VGL与所述第三下拉节点M1之间的接通状态。

具体结合图2和图3所示，在第三阶段T3，此时，第二控制端RST1输出高电平信号，进而控制晶体管M1以及晶体管M13导通，使得第一上拉节 点P1的信号为第二电压端BW输出的高电平信号，且第一输出端Gout1的信号为第三电压端VGL输出的低电平信号。第一上拉节点P1控制晶体管M4、晶体管M6以及晶体管M7导通，使得第一下拉节点Q1的信号为第三电压端VGL输出的低电平信号，第一输出端Gout1的信号为第一时钟信号CK1。

在所述第四阶段T4，所述第二输入模块102响应于第四控制端RST2的信号，控制所述第二电压端BW与所述第二上拉节点P2之间和控制所述第三电压端VGL与所述第二输出端Gout2之间的接通状态，所述第二上拉控制模块2012响应于所述述第二上拉节点P2的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一下拉生成模块401之间的接通状态；所述第二下拉生成模块402响应于第二信号端V2的信号，控制所述第二控制信号端V2与所述第二下拉节点Q2之间的接通状态。所述第二下拉控制模块3012响应于所述第二下拉节点Q2的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间和控制所述第三电压端VGL与所述第一输出端Gout1之间的接通状态；所述第二输出模块502响应于所述第二上拉节点P2的信号，控制第二时钟信号CK2与所述第二输出端Gout2之间的接通状态，所述第二下拉模块602响应于所述第四控制端RST2的信号，控制所述第二电压端BW与所述第四下拉节点M2之间的接通状态；所述第二下拉模块602响应于所述第四下拉节点M2的信号，控制所述第三电压端VGL与所述第二下拉节点Q2之间的接通状态；所述第二下拉模块602响应于所述第二输出端Gout2的信号，控制所述第三电压端VGL与所述第四下拉节点M2之间的接通状态；所述第二下拉模块602响应于所述第二下拉节点Q2的信号，控制所述第三电压端VGL与所述第四下拉节点M2之间的接通状态。

具体结合图2和图3所示，在第四阶段T4，第四控制端RST2输出高电平信号，进而控制晶体管M31、晶体管M16以及晶体管M28导通，使得第二上拉节点P2的信号为第二电压端BW输出的高电平信号，且第二输出端Gout2的信号为第三电压端VGL输出的低电平信号，以及使得第四下拉节点M2的信号为第二电压端BW输出的高电平信号。第二上拉节点P2控制晶体管M20、晶体管M21、晶体管M25、晶体管M10以及晶体管M9导通，使得第二下拉节点Q2的信号为第三电压端VGL输出的低电平信号，第二输出端Gout2的信号为第二时钟信号CK2，由于M31导通，第二电压端BW控制晶体管M36导通，使得第二下拉节点Q2的信号为第三电压端VGL输出的低电平信号。可见，第二下拉节点Q2分别在晶体管M21导通以及晶体管M36导通时，被下拉了两次。

综上，本实施例提供的扫描单元，对第一下拉节点Q1以及第二下拉节点Q2均下拉两次，减少了由于扫描单元中开关管开启关断不及时导致的节点下拉不完全的现象，进而，保证了扫描单元中的第一级子单元以及第二级子单元同时输出信号，解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题。

此外，本申请实施例还提供了一种栅极驱动电路，所述栅极驱动电路包括的n级扫描单元为第一级扫描单元至第n级扫描单元，其中，每一级扫描单元均为权利要求1-12任意一项所述的扫描单元，n为大于等于2的整数。

其中，参考图4所示，为本申请实施例提供的一种栅极驱动电路的结构示意图，其中，定义相邻两级所述扫描单元为第i级扫描单元1i和第i+1级扫描单元1(i+1)，i为不大于n的正整数；

所述第i级扫描单元1i的第一级联输出端Gout3与所述第i+1级扫描单元1(i+1)的第一控制端SET1相连，所述第i+1级扫描单元1(i+1)的第一级联输出端Gout5与所述第i级扫描单元1i的第二控制端RST1相连；

所述第i级扫描单元1i的第二级联输出端Gout4与所述第i+1级扫描单元1(i+1)的第三控制端SET2相连，所述第i+1级扫描单元1(i+1)的第二级联输出端Gout6与所述第i级扫描单元1i的第四控制端RST2相连；

以及，奇数级扫描单元的第一时钟信号端CK1为同一信号端、且第二时钟信号端CK2为同一信号端，偶数级扫描单元的第一时钟信号端CK1为同一信号端、且第二时钟信号端CK2为同一信号端。

需要说明的是，在本申请实施例提供的栅极驱动电路中，在正向扫描时，第一级扫描单元的第一控制端SET1和第三控制端SET2均通过外接信号线提供初始的控制信号；以及，在反向扫描时，第n级扫描单元的第二控制端RST1和第四控制端RST2均通过外接的信号线提供初始的控制信号。此外，由于在扫描过程中需要级联的n级扫描单元的所有输出端逐级输出扫描信号，因此， 在正向扫描时，第一级扫描单元对应的第一时钟信号端输出扫描信号后其第二时钟信号端输出扫描信号；同样的，第二级扫描单元对应的第一时钟信号端输出扫描信号后其第二时钟信号端输出扫描信号，并且，第一级扫描单元的第二时钟信号端输出扫描信号后，第二级扫描单元的第一时钟信号端输出扫描信号。以及，在反向扫描时，第n级扫描单元对应的第二时钟信号端输出扫描信号后其第一时钟端输出扫描信号；同样的，第n-1扫描单元对应的第二时钟信号端输出扫描信号后其第一时钟信号端输出扫描信号，并且，第n级扫描单元的第一时钟信号端输出扫描信号后，第n-1级扫描单元的第二时钟信号端输出扫描信号。

此外，在实际应用中，本申请提供的所述第一时钟信号端和第二时钟信号端输出的信号相位差为180度，其中，第一时钟信号端和第二时钟信号端输出的信号的频率相同，且在正向扫描时，第二时钟信号端相较于第一时钟信号端延迟预设时间输出；以及，在反向扫描时，第一时钟信号端相较于第二时钟信号端延迟预设时间输出。对于级联的多级扫描单元，在正向扫描时，后一级扫描单元的第一时钟信号端相较于前一级扫描单元的第二时钟信号端延迟预设时间输出；以及，在反向扫描时，后一级扫描单元的第二时钟信号端相较于前一级扫描单元的第一时钟信号端延迟预设之间输出。其中，本申请对于预设时间不做具体限制。

综上所述，本发明提供了一种扫描单元以及栅极驱动电路，通过增加第一下拉模块以及第三下拉节点M1，使得在第一上拉模块在响应于第一上拉节点P1的信号，对第一下拉节点Q1进行下拉时，第一下拉模块也对第一下拉节点Q1进行下拉操作。同理，对第二下拉节点Q2也进行双重下拉操作，减少了第一下拉节点Q1和第二下拉节点Q2在原有被下拉的过程中存在的下拉延时。进而，保证了第一上拉节点P1以及第二上拉节点P2同时被上拉，又由于第一上拉节点P1控制第一级子单元的第一输出端，第二上拉节点P2控制第二级子单元的第二输出端，因此，本扫描单元同时输出第一输出信号以及第二输出信号，解决栅极驱动电路的输出信号延时导致的显示装置画面不均匀的问题。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种扫描单元，其特征在于，所述扫描单元包括：第一级子单元以及第二级子单元，其中，所述第一级子单元包括：第一输入模块、第一上拉节点、第一上拉控制模块、第二上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉控制模块、第一下拉生成模块、第一输出模块、第一下拉模块以及第三下拉节点；

以及，所述第二级子单元包括：第二输入模块、第二上拉节点、第三上拉控制模块、第四上拉控制模块、第二下拉节点、第三下拉控制模块、第四下拉控制模块、第一下拉生成模块、第二输出模块、第二下拉模块以及第四下拉节点；

所述第一输入模块响应于第一控制端的信号，控制第一电压端与所述第一上拉节点之间和控制第三电压端与所述第一输出端之间的接通状态，以及，响应于第二控制端的信号，控制第二电压端与所述第一上拉节点之间和控制所述第三电压端与所述第一输出端之间的接通状态，其中，所述第一电压端与所述第二电压端输出的信号的电平相反；

所述第二输入模块响应于第三控制端的信号，控制所述第一电压端与所述第二上拉节点之间和控制所述第三电压端与所述第二输出端之间的接通状态，以及，响应于第四控制端的信号，控制所述第二电压端与所述第二上拉节点之间和控制所述第三电压端与所述第二输出端之间的接通状态，其中，所述第一输入模块与所述第二输入模块的结构相同；

第一上拉控制模块响应于所述第一上拉节点的信号，控制所述第一下拉节点与所述第三电压端之间和控制所述第三电压端与所述第一下拉生成模块之间的接通状态；所述第二上拉控制模块响应于所述述第二上拉节点的信号，控制所述第一下拉节点与所述第三电压端之间和控制所述第一下拉节点与所述第一下拉生成模块之间的接通状态；

第三上拉控制模块响应于所述第二上拉节点的信号，控制所述第二下拉节点与所述第三电压端之间和控制所述第二下拉节点与所述第二下拉生成模块之间的接通状态；所述第四上拉控制模块响应于所述述第一上拉节点的信号，控制所述第二下拉节点与所述第三电压端之间和控制所述第二下拉节点与所述第二下拉生成模块之间的接通状态，其中，所述第一上拉控制模块与所述第三上拉控制模块的结构相同，且所述第二上拉控制模块与所述第四上拉控制模块的结构相同；

所述第一下拉生成模块响应于第一信号端的信号，控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第二下拉生成模块响应于第二信号端的信号，控制所述第二控制信号端与所述第二下拉节点之间的接通状态，且所述第一下拉生成模块与所述第二下拉生成模块的结构相同；

所述第一下拉控制模块响应于所述第一下拉节点的信号，控制所述第一上拉节点与所述第三电压端之间和控制所述第三电压端与所述第一输出端之间的接通状态；所述第二下拉控制模块响应于所述第二下拉节点的信号，控制所述第一上拉节点与所述第三电压端之间和控制所述第三电压端与所述第一输出端之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号，控制所述第二上拉节点与所述第三电压端之间和控制所述第三电压端与所述第二输出端之间的接通状态；所述第四下拉控制模块响应于所述第一下拉节点的信号，控制所述第二上拉节点与所述第三电压端之间和控制所述第三电压端与所述第二输出端之间的接通状态，其中，所述第一下拉控制模块与所述第三下拉控制模块的结构相同，且所述第二下拉控制模块与所述第四下拉控制模块的结构相同；

所述第一输出模块响应于所述第一上拉节点的信号，控制第一时钟信号与所述第一输出端之间的接通状态，以及，所述第二输出模块响应于所述第二上拉节点的信号，控制第二时钟信号与所述第二输出端之间的接通状态，其中，所述第一输出模块和所述第二输出模块的结构相同；

所述第一下拉模块响应于所述第一控制端的信号，控制所述第一电压端与所述第三下拉节点之间的接通状态；所述第一下拉模块响应于所述第三下拉节点的信号，控制所述第三电压端与所述第一下拉节点之间的接通状态；所述第一下拉模块响应于所述第一输出端的信号，控制所述第三电压端与所述第三下拉节点之间的接通状态；所述第一下拉模块响应于所述第一下拉节点的信号，控制所述第三电压端与所述第三下拉节点之间的接通状态；

所述第二下拉模块响应于所述第四控制端的信号，控制所述第二电压端与所述第四下拉节点之间的接通状态；所述第二下拉模块响应于所述第四下拉节点的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；所述第二下拉模块响应于所述第二输出端的信号，控制所述第三电压端与所述第四下拉节点之间的接通状态；所述第二下拉模块响应于所述第二下拉节点的信号，控制所述第三电压端与所述第四下拉节点之间的接通状态，其中，所述第一下拉模块与所述第二下拉模块的结构相同。

2.根据权利要求1所述的扫描单元，其特征在于，所述第一输入模块包括：第一晶体管、第二晶体管、第三晶体管以及第四晶体管；

所述第一晶体管的栅极与所述第一控制端相连，所述第一晶体管的第一端连接至所述第一电压端，所述第一晶体管的第二端连接至所述第一上拉节点；所述第二晶体管的栅极与所述第二控制端相连，所述第二晶体管的第一端连接至所述第二电压端，所述第二晶体管的第二端连接至所述第一上拉节点；所述第三晶体管的栅极与所述第一控制端相连，所述第三晶体管的第一端连接至所述第三电压端，所述第三晶体管的第二端连接至所述第一输出端；所述第四晶体管的栅极与所述第二控制端相连，所述第四晶体管的第一端连接至所述第一输出端，所述第四晶体管的第二端连接至所述第三电压端；

以及，所述第二输入模块包括：第十六晶体管、第十七晶体管、第十八晶体管以及第十九晶体管；

所述第十六晶体管的栅极与所述第三控制端相连，所述第十六晶体管的第一端连接至所述第一电压端，所述第十六晶体管的第二端连接至所述第二上拉节点；所述第十七晶体管的栅极与所述第四控制端相连，所述第十七晶体管的第一端连接至所述第二电压端，所述第十七晶体管的第二端连接至所述第二上拉节点；所述第十八晶体管的栅极与所述第三控制端相连，所述第十八晶体管的第一端连接至所述第三电压端，所述第十八晶体管的第二端连接至所述第二输出端；所述第十九晶体管的栅极与所述第四控制端相连，所述第十九晶体管的第一端连接至所述第三电压端，所述第十九晶体管的第二端连接至所述第二输出端。

3.根据权利要求1所述的扫描单元，其特征在于，所述第一上拉控制模块包括：第五晶体管以及第六晶体管；

所述第五晶体管的栅极连接至所述第一上拉节点，所述第五晶体管的第一端连接至所述第一下拉节点，所述第五晶体管的第二端连接至所述第三电压端；所述第六晶体管的栅极连接至所述第一上拉节点，所述第六晶体管的第一端连接至所述第一下拉生成模块，所述第六晶体管的第二端连接至所述第三电压端；

以及，所述第三上拉控制模块包括：第二十晶体管以及第二十一晶体管；

所述第二十晶体管的栅极连接至所述第二上拉节点，所述第二十晶体管的第一端连接至所述第二下拉节点，所述第二十晶体管的第二端连接至所述第三电压端；所述第二十一晶体管的栅极连接至所述第二上拉节点，所述第二十一晶体管的第一端连接至所述第二下拉生成模块，所述第二十一晶体管的第二端连接至所述第三电压端。

4.根据权利要求1所述的扫描单元，其特征在于，所述第二上拉控制模块包括：第七晶体管以及第八晶体管；

所述第七晶体管的栅极连接至所述第二上拉节点，所述第七晶体管的第一端连接至所述第一下拉节点，所述第七晶体管的第二端连接至所述第三电压端；所述第八晶体管的栅极连接至所述第二上拉节点，所述第八晶体管的第一端连接至所述第三电压端，所述第八晶体管的第二端连接至所述第一下拉生成模块；

以及，所述第四上拉控制模块包括：第二十二晶体管以及第二十三晶体管；

所述第二十二晶体管的栅极连接至所述第一上拉节点，所述第二十二晶体管的第一端连接至所述第二下拉节点，所述第二十二晶体管的第二端连接至所述第三电压端；所述第二十三晶体管的栅极连接至所述第一上拉节点，所述第二十三晶体管的第一端连接至所述第三电压端，所述第二十三晶体管的第二端连接至所述第二下拉生成模块。

5.根据权利要求3所述的扫描单元，其特征在于，所述第一下拉生成模块包括：第九晶体管以及第十晶体管；

所述第九晶体管的栅极与所述第六晶体管的第一端以及所述第十晶体管的第一端相连，所述第九晶体管的第一端连接至所述第一下拉节点，所述第九晶体管的第二端与所述第十晶体管的第二端、所述第十晶体管的栅极以及所述第一信号端相连；

以及，所述第二下拉生成模块包括：第二十四晶体管以及第二十五晶体管；

所述第二十四晶体管的栅极与所述第二十一晶体管的第一端以及所述第二十五晶体管的第一端相连，所述第二十四晶体管的第一端连接至所述第二下拉节点，所述第二十四晶体管的第二端与所述第二十五晶体管的第二端、所述第二十五晶体管的栅极以及所述第二信号端相连。

6.根据权利要求1所述的扫描单元，其特征在于，所述第一下拉控制模块包括：第十一晶体管以及第十二晶体管；

所述第十一晶体管的栅极连接至所述第一下拉节点，所述第十一晶体管的第一端连接至所述第一上拉节点，所述第十一晶体管的第二端连接至所述第三电压端；所述第十二晶体管的栅极连接至所述第一下拉节点，所述第十二晶体管的第一端连接至所述第一输出端，所述第十二晶体管的第二端连接至所述第三电压端；

以及，所述第三下拉控制模块包括：第二十六晶体管以及第二十七晶体管；

所述第二十六晶体管的栅极连接至所述第二下拉节点，所述第二十六晶体管的第一端连接至所述第二上拉节点，所述第二十六晶体管的第二端连接至所述第三电压端；所述第二十七晶体管的栅极连接至所述第二下拉节点，所述第二十七晶体管的第一端连接至所述第二输出端，所述第二十七晶体管的第二端连接至所述第三电压端。

7.根据权利要求1所述的扫描单元，其特征在于，所述第二下拉控制模块包括：第十三晶体管以及第十四晶体管；

所述第十三晶体管的栅极连接至所述第二下拉节点，所述第十三晶体管的第一端连接至所述第一上拉节点，所述第十三晶体管的第二端连接至所述第三电压端；所述第十四晶体管的栅极连接至所述第二下拉节点，所述第十四晶体管的第一端连接至所述第一输出端，所述第十四晶体管的第二端连接至所述第三电压端；

以及，所述第四下拉控制模块包括：第二十八晶体管以及第二十九晶体管；

所述第二十八晶体管的栅极连接至所述第一下拉节点，所述第二十八晶体管的第一端连接至所述第二上拉节点，所述第二十八晶体管的第二端连接至所述第三电压端；所述第二十九晶体管的栅极连接至所述第一下拉节点，所述第二十九晶体管的第一端连接至所述第二输出端，所述第二十九晶体管的第二端连接至所述第三电压端。

8.根据权利要求1所述的扫描单元，其特征在于，所述第一输出模块包括：第十五晶体管以及第一电容；

所述第十五晶体管的栅极和所述第一电容的第一端均连接至所述第一上拉节点，所述第十五晶体管的第一端与所述第一时钟信号相连，所述第十五晶体管的第二端与所述第一电容的第二端均连接至所述第一输出端；

以及，所述第二输出模块包括：第三十晶体管以及第二电容；

所述第三十晶体管的栅极和所述第二电容的第一端均连接至所述第二上拉节点，所述第三十晶体管的第一端与所述第二时钟信号相连，所述第三十晶体管的第二端与所述第二电容的第二端均连接至所述第二输出端。

9.根据权利要求1所述的扫描单元，其特征在于，所述第一下拉模块包括：第三十一晶体管、第三十二晶体管、第三十三晶体管以及第三十四晶体管；

所述第三十一晶体管的栅极连接至所述第一控制端，所述第三十一晶体管的第一端连接至所述第三下拉节点，所述第三十一晶体管的第二端连接至所述第一电压端；

所述第三十二晶体管的栅极连接至所述第三下拉节点，所述第三十二晶体管的第一端连接至所述第一下拉节点，所述第三十二晶体管的第第二端连接至所述第三电压端；

所述第三十三晶体管的栅极连接至所述第一输出端，所述第三十三晶体管的第一端连接至所述第三下拉节点，所述第三十三晶体管的第二端连接至所述第三电压端；

所述第三十四晶体管的栅极连接至所述第一下拉节点，所述第三十四晶体管的第一端连接至所述第三电压端，所述第三十四晶体管的第二端连接至所述第三下拉节点；

以及，所述第二下拉模块包括：第三十五晶体管、第三十六晶体管、第三十七晶体管以及第三十八晶体管；

所述第三十五晶体管的栅极连接至所述第四控制端，所述第三十五晶体管的第一端连接至所述第二电压端，所述第三十五晶体管的第二端连接至所述第四下拉节点；

所述第三十六晶体管的栅极连接至所述第四下拉节点，所述第三十六晶体管的第一端连接至所述第二下拉节点，所述第三十六晶体管的第第二端连接至所述第三电压端；

所述第三十七晶体管的栅极连接至所述第二输出端，所述第三十七晶体管的第一端连接至所述第四下拉节点，所述第三十七晶体管的第二端连接至所述第三电压端；

所述第三十八晶体管的栅极连接至所述第二下拉节点，所述第三十八晶体管的第一端连接至所述第三电压端，所述第三十八晶体管的第二端连接至所述第四下拉节点。

10.根据权利要求1所述的扫描单元，其特征在于，所述第一信号端和所述第二信号端输出的信号的电平相反。

11.根据权利要求1所述的扫描单元，其特征在于，所述第一信号端的输出信号的频率以及所述第二信号端的输出信号的频率均小于所述第一时钟信号以及所述第二时钟信号的方波信号的频率。

12.根据权利要求1所述的扫描单元，其特征在于，所述第一信号端和所述第二信号端输出的信号的占空比为50％。

13.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括的n级扫描单元为第一级扫描单元至第n级扫描单元，其中，每一级扫描单元均为权利要求1-12任意一项所述的扫描单元，n为大于等于2的整数。

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