WO2022047951A1 - Goa电路 - Google Patents

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WO2022047951A1
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胡晓斌
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深圳市华星光电半导体显示技术有限公司
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Definitions

  • the present invention relates to the field of display, in particular to a GOA circuit.
  • GOA Gate Driver on Array, gate row scan drive
  • the inverter module generally includes four transistors, transistor T 51 , transistor T 52 , transistor T 53 and transistor T 54 , the bias voltage of the three-terminal voltage of these four transistors
  • the stress state is different (the gate and drain of the transistor T51 are electrically connected to the Nth stage clock signal at the same time, and the drain potential of the transistor T51 is slightly lower than the gate and source by a threshold voltage, which is a weak forward bias voltage Stress state; the gate potential of the transistor T53 is consistent with the source potential of the transistor T51 , the drain potential of the transistor T53 is the potential of the Nth stage clock signal, and the source potential of the transistor T53 is higher than the gate potential of the transistor T53
  • the electrode potential is lower by a threshold voltage, which belongs to the weak negative bias stress state; the gates and sources of the transistor T 52 and the transistor T 54 are at a low potential for a long time, and their drains follow the Nth stage clock signal alternately at a low potential and
  • the invention relates to a GOA circuit, which is used to solve the problem that the bias state of transistors in an inverter module with a GOA circuit in the prior art causes the difference in volt-ampere characteristics between different transistors to become larger, and long-term operation will affect the inversion the performance of the device module.
  • the GOA circuit includes a plurality of cascaded GOA units:
  • the pull-up control module is used to control the first drive signal output by the pull-up control module to connect to the constant voltage high-potential signal according to the N-1 staging signal;
  • the cascade module is connected to the pull-up control module , the Nth-level first clock signal, the pull-down maintaining module, and the signal output module are electrically connected, and the cascade module is configured to control the Nth-level first clock signal according to the first drive signal output by the pull-up control module outputting the gate driving signal of the Nth stage;
  • the pull-down maintaining module together with the pull-up control module, the cascade module, the signal output module, the pull-down control module, the Nth-stage first clock signal, the The N-level second clock signal, the constant-voltage high-level signal, the first constant-voltage low-level signal, and the second constant-voltage low-level signal are electrically connected;
  • the pull-down maintaining module is used for the N-th level first clock signal, the second clock signal of the Nth stage, and the first drive signal output by the
  • the pull-down maintaining module includes: an inverter module and a node voltage pull-down maintaining module;
  • the inverter module includes: a first transistor T 51 , a second transistor T 54 and a third transistor T 55 , the control terminal of the first transistor T 51 is electrically connected to the N-th stage first clock signal, the first terminal of the first transistor T 51 is electrically connected to a constant voltage high potential signal, and the first The second terminal of the transistor T51 is electrically connected to the KN point;
  • the control terminal of the second transistor T54 is electrically connected to the QN point, the first terminal of the second transistor T54 is electrically connected to the KN point, and the The second terminal of the second transistor T54 is electrically connected to the first constant-voltage low-potential signal;
  • the control terminal of the third transistor T55 is electrically connected to the Nth-stage second clock signal, and the third transistor The first terminal of T55 is electrically connected to the KN point, and the second terminal of the third transistor T55 is electrically connected to the first terminal
  • the pull-up control module is provided with a seventh transistor T 11 and a bootstrap capacitor C b , and the control terminal of the seventh transistor T 11 is electrically connected to the N-1th stage signal transmission, the first terminal of the seventh transistor T11 is electrically connected to the constant-voltage high-potential signal, and the second terminal of the seventh transistor T11 is electrically connected to the QN point; the bootstrap capacitor C The first terminal of b is electrically connected to the QN point, and the second terminal of the bootstrap capacitor C b is electrically connected to the Nth stage gate driving signal.
  • the cascade module includes an eighth transistor T 22 , a control terminal of the eighth transistor T 22 is electrically connected to the QN point, and a first terminal of the eighth transistor T 22 is electrically connected to the QN point.
  • the second terminal of the eighth transistor T22 is electrically connected to the Nth stage first clock signal, and the second terminal of the eighth transistor T22 is electrically connected to the Nth stage pass signal.
  • the pull-down module includes: a ninth transistor T31 and a tenth transistor T 41 , the ninth transistor T 31 and the control terminal of the tenth transistor T 41 are both electrically connected to the The N+1 stage transmits the signal, the first terminal of the ninth transistor T31 is electrically connected to the Nth stage gate driving signal, and the second terminal of the ninth transistor T31 is electrically connected to the For two constant voltage low potential signals, the first terminal of the tenth transistor T41 is electrically connected to the QN point, and the second terminal of the tenth transistor T41 is electrically connected to the first constant voltage low potential signal.
  • the signal output module is provided with an eleventh transistor T 21 , the control terminal of the eleventh transistor T 21 is electrically connected to the QN point, and the eleventh transistor T 21 The first terminal of the transistor T 21 is electrically connected to the first clock signal of the Nth stage, and the second terminal of the eleventh transistor T 21 is electrically connected to the gate drive signal of the Nth stage.
  • the GOA circuit further includes a reset module; the reset module is connected to the pull-up control module, the cascade module, the output module, the pull-down maintenance module, the A constant-voltage low-potential signal and the second constant-voltage low-potential signal are both electrically connected, and control the reset of the QN point, the Nth-level staging signal, and the Nth-level gate driving signal, respectively.
  • the reset module includes: a twelfth transistor TrQ , a thirteenth transistor TrS and a fourteenth transistor TrG , the twelfth transistor TrQ , the thirteenth transistor TrQ
  • the control terminals of the transistor TrS and the fourteenth transistor TrG are both electrically connected to the reset button, the first terminal of the twelfth transistor TrQ is electrically connected to the QN point, and the twelfth transistor TrQ
  • the second end of the thirteenth transistor T rS is electrically connected to the first constant-voltage low-potential signal; the first end of the thirteenth transistor T rS is electrically connected to the N-th stage transmission signal, and the thirteenth transistor T rS
  • the second terminal is electrically connected to the first constant-voltage low-potential signal, the first terminal of the fourteenth transistor TrG is electrically connected to the Nth-stage gate driving signal, and the fourteenth transistor TrG has an electrical connection.
  • the second terminal is electrically connected to the second constant voltage low potential signal.
  • the pull-down maintaining module includes: a first pull-down maintaining module and a second pull-down maintaining module; a first inverter module and a first node are provided in the first pull-down maintaining module A voltage pull-down maintaining module is provided with a second inverter module and a second node voltage pull-down maintaining module in the second pull-down maintaining module.
  • the first inverter module includes: a fifteenth transistor T 51 ′ , a sixteenth transistor T 54 ′ and a seventeenth transistor T 55 ′ , the fifteenth transistor T 55 ′
  • the control terminal of 51 ' is electrically connected to the first clock signal of the Nth stage, the first terminal of the fifteenth transistor T51 ' is electrically connected to the constant voltage high potential signal, and the fifteenth transistor T51
  • the second terminal of ' is electrically connected to the KN point
  • the control terminal of the sixteenth transistor T54 ' is electrically connected to the second clock signal of the Nth stage, and the first The terminal is electrically connected to the KN point
  • the second terminal of the sixteenth transistor T54 ' is electrically connected to the first constant voltage low potential signal
  • the control terminal of the seventeenth transistor T55 ' is electrically connected
  • the QN point, the first terminal of the seventeenth transistor T 55 ′ is electrically connected to the KN point, and the second terminal of the seventeenth transistor T 55 ′ is electrically connected to
  • the second terminal of the three transistors T65 is electrically connected to the first constant voltage low potential signal;
  • the second node voltage pull-down maintaining module includes: a twenty-fourth crystal transistor T 33 , the twenty-fifth transistor T 73 and the twenty-sixth transistor T 43 , the twenty-fourth transistor T 33 , the twenty-fifth transistor T 73 and the twenty-sixth transistor T 43
  • the control terminals are all electrically connected to the P point, the first terminal of the twenty-fourth transistor T33 is electrically connected to the Nth stage gate driving signal, and the second terminal of the twenty-fourth transistor T33 is electrically connected
  • the second constant-voltage low-potential signal is electrically connected, the first terminal of the twenty-fifth transistor T73 is electrically connected to the N-th stage transmission signal, and the second terminal of the twenty-fifth transistor T73
  • the terminal is electrically connected to the first constant voltage low potential signal, the first terminal of the twenty-sixth transistor T43 is electrically connected to the Q
  • the transistor adopts an N-type transistor or a mixed manner of an N-type transistor and a P-type transistor.
  • the present application also provides a GOA circuit
  • the GOA circuit includes a plurality of cascaded GOA units: a pull-up control module for controlling the output of the pull-up control module according to the N-1 stage signal A drive signal is connected to a constant-voltage high-potential signal; a cascade module is electrically connected to the pull-up control module, the Nth-level first clock signal, the pull-down maintenance module and the signal output module, and the cascade module is used for according to The first drive signal output by the pull-up control module controls the first clock signal of the Nth stage to output the gate drive signal of the Nth stage; the pull-down maintenance module, together with the pull-up control module and the cascade module , the signal output module, the pull-down control module, the Nth stage first clock signal, the Nth stage second clock signal, the constant voltage high potential signal, the first constant voltage low potential signal and the second constant voltage low The potential signal is electrically connected; the pull-down maintaining module is used for controlling the control system according to the first clock signal of the N
  • the pull-down maintaining module outputs a second driving signal;
  • the pull-down control module together with the pull-up control module, the cascade module, the first constant-voltage low-potential signal, the Nth-stage first clock signal, The N+1-th stage-pass signal, the second constant-voltage low-potential signal, and the signal output module are electrically connected, and the pull-down control module is configured to pull up the N+1-th stage-pass signal according to the N+1-th stage-pass signal.
  • the first driving signal output by the control module is pulled down to the first constant voltage low potential signal, and the Nth stage gate driving signal is pulled down to the second constant voltage low potential signal; and the signal output module, and The N-th first clock signal, the pull-up control module, the cascade module, and the second constant-voltage low-potential signal are electrically connected, and the signal output module is configured to be used according to the pull-up control module
  • the outputted first driving signal controls the Nth stage first clock signal to output the Nth stage gate driving signal.
  • the pull-down maintaining module includes: an inverter module and a node voltage pull-down maintaining module;
  • the inverter module includes: a first transistor T51, a second transistor T54 and a third transistor T55,
  • the control terminal of the first transistor T51 is electrically connected to the first clock signal of the Nth stage, the first terminal of the first transistor T51 is electrically connected to a constant voltage high potential signal, and the second terminal of the first transistor T51
  • the terminal is electrically connected to the KN point;
  • the control terminal of the second transistor T54 is electrically connected to the QN point, the first terminal of the second transistor T54 is electrically connected to the KN point, and the second terminal of the second transistor T54 Electrically connected to the first constant voltage low potential signal;
  • the control terminal of the third transistor T55 is electrically connected to the Nth stage second clock signal, and the first terminal of the third transistor T55 is electrically connected to the KN point, the second terminal of the third transistor T55 is electrically connected to the first constant voltage low potential signal
  • the pull-up control module is provided with a seventh transistor T 11 and a bootstrap capacitor C b , and the control terminal of the seventh transistor T 11 is electrically connected to the N-1th stage signal transmission, the first terminal of the seventh transistor T11 is electrically connected to the constant-voltage high-potential signal, and the second terminal of the seventh transistor T11 is electrically connected to the QN point; the bootstrap capacitor C The first terminal of b is electrically connected to the QN point, and the second terminal of the bootstrap capacitor C b is electrically connected to the Nth stage gate driving signal.
  • the cascade module includes an eighth transistor T22, a control terminal of the eighth transistor T22 is electrically connected to the QN point, and a first terminal of the eighth transistor T22 is electrically connected to the QN point
  • the Nth stage first clock signal, and the second end of the eighth transistor T22 are electrically connected to the Nth stage stage transfer signal.
  • the pull-down module includes: a ninth transistor T31 and a tenth transistor T41, the ninth transistor T31 and the control terminal of the tenth transistor T41 are both electrically connected to the N+th transistor 1-stage transmission signal, the first terminal of the ninth transistor T31 is electrically connected to the Nth-stage gate driving signal, and the second terminal of the ninth transistor T31 is electrically connected to the second constant voltage low potential signal, the first terminal of the tenth transistor T41 is electrically connected to the QN point, and the second terminal of the tenth transistor T41 is electrically connected to the first constant voltage low potential signal.
  • the signal output module is provided with an eleventh transistor T21, the control terminal of the eleventh transistor T21 is electrically connected to the QN point, and the first The terminal is electrically connected to the first clock signal of the Nth stage, and the second terminal of the eleventh transistor T21 is electrically connected to the gate driving signal of the Nth stage.
  • the GOA circuit further includes a reset module; the reset module is connected to the pull-up control module, the cascade module, the output module, the pull-down maintenance module, the A constant-voltage low-potential signal and the second constant-voltage low-potential signal are both electrically connected, and control the reset of the QN point, the Nth-level staging signal, and the Nth-level gate driving signal, respectively.
  • the reset module includes: a twelfth transistor TrQ, a thirteenth transistor TrS and a fourteenth transistor TrG, the twelfth transistor TrQ, the thirteenth transistor TrS and the The control terminals of the fourteenth transistor TrG are all electrically connected to the reset button, the first terminal of the twelfth transistor TrQ is electrically connected to the QN point, and the second terminal of the twelfth transistor TrQ is electrically connected to the the first constant-voltage low-potential signal; the first terminal of the thirteenth transistor TrS is electrically connected to the N-th stage transmission signal, and the second terminal of the thirteenth transistor TrS is electrically connected to the first A constant voltage low potential signal, the first terminal of the fourteenth transistor TrG is electrically connected to the Nth stage gate driving signal, and the second terminal of the fourteenth transistor TrG is electrically connected to the second constant voltage Low level signal.
  • the pull-down maintaining module includes: a first pull-down maintaining module and a second pull-down maintaining module; a first inverter module and a first node are provided in the first pull-down maintaining module A voltage pull-down maintaining module is provided with a second inverter module and a second node voltage pull-down maintaining module in the second pull-down maintaining module.
  • the beneficial effects of the GOA circuit provided by the present invention are: the GOA circuit provided by the present invention optimizes the inverter module in the pull-down maintaining module on the basis of maintaining the functions of the traditional technical solution , which can effectively reduce the difference in volt-ampere characteristics of each transistor after the inverter module works for a long time, thereby increasing the working time of the inverter module.
  • FIG. 1 is a schematic structural diagram of a GOA circuit in the prior art.
  • FIG. 2 is a timing diagram of a prior art GOA circuit.
  • FIG. 3 is a schematic diagram of a first structure of a GOA circuit provided by an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a second structure of a GOA circuit provided by an embodiment of the present invention.
  • FIG. 5 is a timing diagram of a GOA circuit provided by an embodiment of the present invention.
  • FIG. 6 is a schematic diagram of a third structure of a GOA circuit provided by an embodiment of the present invention.
  • first and second are only used for descriptive purposes, and should not be construed as indicating or implying relative importance or implying the number of indicated technical features. Thus, features defined as “first”, “second” may expressly or implicitly include one or more of said features. In the description of the present invention, “plurality” means two or more, unless otherwise expressly and specifically defined.
  • the present invention provides a GOA circuit, specifically referring to FIG. 3-FIG. 6 .
  • the present invention provides a GOA circuit to solve the above problems.
  • the GOA circuit includes a plurality of cascaded GOA units: the pull-up control module 100 is used to control the first drive signal output by the pull-up control module 100 to connect to a constant voltage according to the N-1 staging signal A high-level signal VGH; the cascading module 200 is electrically connected to the pull-up control module 100, the N-th first clock CK(N), the pull-down maintaining module 500 and the signal output module 300, and the cascading module 200 uses Controlling the first clock signal CK(N) of the Nth stage to output the gate driving signal G(N) of the Nth stage according to the first driving signal output by the pull-up control module 100; the pull-down maintaining module 500, and The pull-up control module 100, the cascade module 200, the signal output module 300, the pull-down control module 400, the N-th first clock signal CK(N), the N-th second clock signal XCK( N
  • the pull-down maintaining module 500 includes: an inverter module and a node voltage pull-down maintaining module; the inverter module includes: a first transistor T 51 , a second transistor T 54 and a third Three transistors T 55 , the control terminal of the first transistor T 51 is electrically connected to the N-th stage first clock signal CK(N), and the first terminal of the first transistor T 51 is electrically connected to a constant voltage high potential Signal VGH, the second terminal of the first transistor T51 is electrically connected to point KN; the control terminal of the second transistor T54 is electrically connected to point QN, and the first terminal of the second transistor T54 is electrically connected At the KN point, the second terminal of the second transistor T 54 is electrically connected to the first constant-voltage low-potential signal VSSQ; the control terminal of the third transistor T 55 is electrically connected to the N-th stage second The clock signal, the first terminal of the third transistor T55 is electrically connected to the KN point, and the second terminal of the third transistor T
  • the pull-up control module 100 is provided with a seventh transistor T 11 and a bootstrap capacitor C b , and the control terminal of the seventh transistor T 11 is electrically connected to the N-1th transistor
  • the first terminal of the seventh transistor T11 is electrically connected to the constant voltage high potential signal, and the second terminal of the seventh transistor T11 is electrically connected to the QN point;
  • the bootstrap The first terminal of the capacitor C b is electrically connected to the QN point, and the second terminal of the bootstrap capacitor C b is electrically connected to the Nth stage gate driving signal.
  • the cascade module includes an eighth transistor T 22 , the control terminal of the eighth transistor T 22 is electrically connected to the QN point, and the first transistor T 22 of the eighth transistor T 22 is electrically connected to the QN point.
  • the terminal is electrically connected to the first clock signal of the Nth stage, and the second terminal of the eighth transistor T22 is electrically connected to the Nth stage transmission signal.
  • the pull-down module includes: a ninth transistor T 31 and a tenth transistor T 41 , the ninth transistor T 31 and the control terminal of the tenth transistor T 41 are both electrically connected
  • the N+1 th stage transmits the signal
  • the first terminal of the ninth transistor T31 is electrically connected to the Nth stage gate driving signal
  • the second terminal of the ninth transistor T31 is electrically connected to the second terminal of the ninth transistor T31.
  • the second constant voltage low potential signal VSSG, the first terminal of the tenth transistor T41 is electrically connected to the QN point, and the second terminal of the tenth transistor T41 is electrically connected to the first constant voltage low Potential signal VSSQ.
  • the signal output module is provided with an eleventh transistor T 21 , the control end of the eleventh transistor T 21 is electrically connected to the QN point, and the eleventh transistor T The first terminal of 21 is electrically connected to the Nth stage first clock signal CK(N), and the second terminal of the eleventh transistor T21 is electrically connected to the Nth stage gate driving signal.
  • the GOA circuit further includes a reset module 600; the reset module 600 is connected with the pull-up control module 100, the cascade module 200, the output module 300, the pull-down module
  • the maintaining module 500 , the first constant voltage low potential signal VSSQ and the second constant voltage low potential signal VSSG are all electrically connected to control the QN point, the Nth stage staging signal STN and the third stage respectively. Reset of the N-stage gate drive signal G(N).
  • the reset module 600 includes: a twelfth transistor TrQ , a thirteenth transistor TrS , and a fourteenth transistor TrG , the twelfth transistor TrQ, the thirteenth transistor TrQ , the The control terminals of the thirteenth transistor TrS and the fourteenth transistor TrG are both electrically connected to the reset button, the first terminal of the twelfth transistor TrQ is electrically connected to the QN point, and the twelfth transistor TrQ is electrically connected to the QN point.
  • the second terminal of TrQ is electrically connected to the first constant-voltage low-potential signal VSSQ; the first terminal of the thirteenth transistor T rS is electrically connected to the N-th stage transfer signal STN, the thirteenth transistor The second terminal of the transistor TrS is electrically connected to the first constant-voltage low-potential signal VSSQ, and the first terminal of the fourteenth transistor TrG is electrically connected to the Nth stage gate driving signal G(N), The second terminal of the fourteenth transistor TrG is electrically connected to the second constant voltage low potential signal VSSG.
  • the pull-down maintaining module 500 includes: a first pull-down maintaining module and a second pull-down maintaining module; a first inverter module and a second pull-down maintaining module are provided in the first pull-down maintaining module.
  • a node voltage pull-down maintaining module is provided with a second inverter module and a second node voltage pull-down maintaining module in the second pull-down maintaining module.
  • the first inverter module includes: a fifteenth transistor T 51 ′ , a sixteenth transistor T 54 ′ and a seventeenth transistor T 55 ′ , and a control terminal of the fifteenth transistor T 51 ′ is electrically powered is electrically connected to the first clock signal of the Nth stage, the first terminal of the fifteenth transistor T 51 ′ is electrically connected to the constant voltage high potential signal VGH, and the second terminal of the fifteenth transistor T 51 ′ is electrically connected
  • the KN point is electrically connected, the control terminal of the sixteenth transistor T 54 ′ is electrically connected to the N-th stage second clock signal XCK(N), and the first terminal of the sixteenth transistor T 54 ′ is electrically connected
  • the KN point is electrically connected, the second terminal of the sixteenth transistor T 54 ′ is electrically connected to the first constant-voltage low-potential signal VSSQ, and the control terminal of the seventeenth transistor T 55 ′ is electrically connected to The QN point, the first terminal of the seventeenth transistor T 55 ′ is
  • the second node voltage pull-down maintaining module includes: a twenty-fourth transistor T 33 , a twenty-fifth transistor T 73 and a twenty-sixth transistor T 43 , the control terminals of the twenty-fourth transistor T 33 , the twenty-fifth transistor T 73 and the twenty-sixth transistor T 43 are all electrically connected to the point P, and the twenty-fourth transistor T 43 is electrically connected to the point P.
  • the first terminal of the transistor T33 is electrically connected to the Nth stage gate driving signal
  • the second terminal of the twenty-fourth transistor T33 is electrically connected to the second constant voltage low potential signal VSSG
  • the first The first terminal of the twenty-fifth transistor T73 is electrically connected to the N-th stage transfer signal STN
  • the second terminal of the twenty-fifth transistor T73 is electrically connected to the first constant-voltage low-potential signal VSSQ
  • the first terminal of the twenty-sixth transistor T43 is electrically connected to the QN point
  • the second terminal of the twenty-sixth transistor T43 is electrically connected to the first constant-voltage low-potential signal VSSQ ; that is, the The first node voltage pull-down maintaining module and the second node voltage pull-down maintaining module have the same configuration.
  • FIG. 4 it is a circuit diagram of a GOA provided by the present invention.
  • STV is a start signal, which is turned on once per frame.
  • the N-th first clock signal CK(N) and the N-th second clock signal XCK(N) are high-frequency alternating currents with completely opposite signals. These signals The high and low potentials are recorded as VGH, and the low potential is recorded as VGL; VSSG is a low-voltage DC source, and the potential is -10V; VSSQ is a low-voltage DC source, and the potential is VGL.
  • G(N) is the output waveform of the gate drive signal of the Nth stage
  • ST(N) is the output waveform of the Nth stage pass signal
  • Q(N) and K(N) are the waveforms of the Nth stage important node
  • ST(N-1) is the output waveform corresponding to the staging signal of the previous stage
  • ST(N+1) is the output waveform corresponding to the staging signal of the next stage.
  • the Q(N) node of the N-th stage is charged to a high level, so that the transistor T21 of the N-th stage is turned off from The state becomes the on state, and then the first clock signal CK(N) of the Nth stage gives a high potential pulse, which scans the gate drive signal G(N) node of the Nth stage, and the Nth stage pass signal The ST(N) node is charged high.
  • the N-th level gate scanning driving signal G(N) drives the display area in the N-th level display panel at a high level, and when the N-th level staging signal ST(N) is at a high level, on the one hand, the upper level is driven.
  • the ninth transistor T 31 and the tenth transistor T 41 in the pull-down control module 400 are turned on to pull down the Q(N-1) point of the previous stage and the gate scanning drive signal G(N-1) node to The first constant-voltage low-potential signal VSSQ and the second constant-voltage low-potential signal VSSG, on the other hand, turn on the transistor T11 in the pull-up control module 100 of the next stage, and Q(N+1 ) is charged to a high potential, thereby realizing the function of cascading downlink.
  • the inverter module of the GOA circuit provided by the present invention consists of three transistor, the first transistor T 51 , the second transistor T 54 , and the third transistor T 55 are composed; the connection mode of the inverter module is significantly different from that of the traditional GOA circuit inverter module .
  • the gate of the first transistor T51 is electrically connected to the N-th stage clock signal CK(N), the drain of the first transistor T51 is electrically connected to the constant voltage high potential signal VGH, and the first transistor
  • the source output of T 51 controls the fourth transistor T 32 , the fifth transistor T 42 , and the fifth transistor T 72 of the pull-down sustain module 500 ; the second transistor T 54 and the conventional inverter
  • the connection method of the modules is the same;
  • the gate of the third transistor T 55 is electrically connected to the second clock signal XCK(N) of the Nth stage, and the drain of the third transistor T 55 is electrically connected to the first transistor T 51 , the source of the third transistor T 55 is electrically connected to the first constant voltage low potential signal VSSQ, the third transistor T 55 cooperates with the first transistor T 51 to alternately supply the KN node discharge.
  • connection method of the inverter module can make the bias stress state of the first transistor T 51 and the second transistor T 54 in the inverter module consistent, and the electrical difference caused by the stress can be reduced, thereby ensuring the circuit Able to work stably for a long time.
  • the drain of the first transistor T51 is electrically connected to the constant voltage high potential signal VGH, and the gate is electrically connected to the Nth stage A clock signal CK(N), according to the high and low potential of the first clock signal CK(N) of the Nth stage, the source of the first transistor T51 (ie point KN) follows the Nth stage of the first clock signal CK(N).
  • a clock signal CK(N) changes, it belongs to a state of strong negative bias stress; the gate and source of the second transistor T 54 are at a low potential for a long time, and the drain of the second transistor T 54 (ie KN point) following the high and low potential of the first clock signal CK(N) of the Nth stage, which is in a state of strong negative bias stress; half of the third transistor T 55 is in a state of forward bias stress, and half of the time is in a state of forward bias stress.
  • Negative bias stress state but since the threshold voltage of the third transistor T 55 is much smaller than the threshold voltage of the second transistor T 54 , its electrical properties have little effect on the inverter stability.
  • the bias stress states of the first transistor T 51 and the second transistor T 54 are the same. After long-term operation, the electrical characteristics of the first transistor T 51 and the second transistor T 54 are slightly different, so The inverter module can still work stably. Compared with the conventional GOA circuit, the reliability of the inverter module is significantly improved.
  • the pull-down maintaining module includes: a first pull-down maintaining module and a second pull-down maintaining module; a first inverter module and a first node voltage pull-down maintaining module are arranged in the first pull-down maintaining module
  • the second pull-down maintaining module is provided with a second inverter module and a second node voltage pull-down maintaining module.
  • the first pull-down maintenance module is exactly the same as the pull-down maintenance module described in FIG. 4
  • the second pull-down maintenance module is a new set of pull-down maintenance modules
  • the second pull-down maintenance module is composed of the twenty-first pull-down maintenance module.
  • the second inverter module and the second node voltage pull-down maintenance module composed of the transistor T 61 , the twenty-second transistor T 64 and the twenty-third transistor T 65 : the twenty-fourth transistor T 33 , the second The fifteenth transistor T73 and the twenty-sixth transistor T43 are composed.
  • the difference from the original pull-down maintaining unit is that the gate of the twenty-first transistor T61 in the newly added second inverter is electrically connected to the second clock signal XCK(N) of the Nth stage, so The gate of the twenty-third transistor T65 is electrically connected to the first clock signal CK(N) of the Nth stage, so that the first clock signal CK(N) of the Nth stage is connected to the second clock of the Nth stage.
  • the signal XCK(N) is at high and low levels alternately, the first inverter module and the second inverter module can operate alternately.
  • the output nodes KN and PN of the first inverter module and the second inverter module are both at a low potential
  • the fourth transistor T 32 , the fifth transistor T 32 , the fifth The transistor T 72 , the sixth transistor T 42 , the twenty-fourth transistor T 33 , the twenty-fifth transistor T 73 , and the twenty-sixth transistor T 43 are all in an off state, which does not affect QN , the high potential of STN and GN;
  • the first clock signal CK(N) of the Nth stage and the second clock signal XCK(N) of the Nth stage are alternately at high and low potentials.
  • the KN node is at a high level and the PN node is at a low level.
  • the fourth The transistor T 32 , the fifth transistor T 72 and the sixth transistor T 42 are turned on to maintain the GN, QN and STN nodes at a low potential, when the Nth stage first clock signal CK(N) is switched to Low level, when the N-th stage second clock signal XCK(N) switches to high level, the twenty-fourth transistor T 33 , the twenty-fifth transistor T 73 and the twenty-sixth transistor T
  • 43 When 43 is turned on, it can also maintain GN, QN, and STN at a low potential, so that GN, QN, and STN will be maintained at a low potential during the entire pull-down maintenance time.
  • the two sets of pull-down maintenance modules work alternately, the maintenance time is longer, and the circuit stability is better.
  • the N-stage first clock signal CK(N) and the N-stage second clock signal XCK(N) used in the inverter module are two high-frequency AC signals with opposite phases , which is shared with the Nth-stage first clock signal CK(N) electrically connected to the cascade module and the signal output module.
  • the inverter module may not share the Nth stage first clock signal CK(N), the Nth stage first clock signal CK(N), the Nth stage first clock signal in the cascade module and the signal output module.
  • the two clock signals XCK(N) are replaced by an additional set of AC signals with opposite phases, and the frequency of the replaced signal is also variable, such as switching once within the display time of one frame, or displaying multiple frames switch once in a while.
  • the above-mentioned transistors can be N-type transistors or a mixture of N-type transistors and P-type transistors, and when the transistors are used as switching transistors, the functions of source and drain can be interchanged, and no specific distinction is made here.
  • the beneficial effects of the GOA circuit provided by the present invention are: the GOA circuit provided by the present invention optimizes the inverter module in the pull-down maintaining module on the basis of maintaining the functions of the traditional technical solution, which can effectively reduce the After the inverter module works for a long time, the volt-ampere characteristics of each transistor are different, thereby increasing the working time of the inverter module.
  • a GOA circuit provided by the embodiments of the present invention has been introduced in detail above. Specific examples are used to illustrate the principles and implementations of the present invention. The descriptions of the above embodiments are only used to help understand the technical solutions of the present invention. and its core idea; those of ordinary skill in the art should understand that: it is still possible to modify the technical solutions recorded in the foregoing embodiments, or perform equivalent replacements to some of the technical features; and these modifications or replacements do not make the corresponding The essence of the technical solutions deviates from the scope of the technical solutions of the embodiments of the present invention.

Abstract

一种GOA电路，GOA电路包括多个级联的GOA单元：GOA单元包括上拉控制模块（100），级联模块（200），下拉维持模块（500），下拉控制模块（400）以及信号输出模块（300），对下拉维持模块（500）内的反相器模块的结构进行了改进，有益效果：优化了下拉维持模块（500）中的反相器模块，有效减小反相器模块长期工作后对各个晶体管的伏安特性差异，提高反相器模块的工作时长。

Description

GOA电路 技术领域
本发明涉及显示领域，特别是涉及一种GOA电路。
 背景技术
GOA(Gate Driver on Array，栅极行扫描驱动)技术有利于实现显示屏gate driver（栅极驱动）侧窄边框的设计，并降低成本。
参阅图1和图2，现有的GOA电路中，反相器模块一般包括四个晶体管，晶体管T 51、晶体管T 52、晶体管T 53和晶体管T 54，这四个晶体管三端电压的偏压应力状态是不同的（晶体管T51的栅极与漏极同时电性连接第N级时钟信号，晶体管T 51的漏极电位相对于栅极和源极稍低一个阈值电压，属于弱正向偏压应力状态；晶体管T 53的栅极电位与晶体管T 51的源极电位一致，晶体管T 53的漏极电位为第N级时钟信号的电位，晶体管T 53的源极电位又较晶体管T 53的栅极电位低一个阈值电压，属于弱负向偏压应力状态；晶体管T 52与晶体管T 54的栅极、源极长期处于低电位，它们的漏极跟随第N级时钟信号交替处于低电位与高电位，属于强负向偏压应力状态）；若长期工作后，因偏压应力状态不同会导致不同的晶体管间的伏安特性差异变大，从而导致反相器模块无法正常工作。
因此，现有的显示面板技术中，还存在着GOA电路的反相器模块中晶体管的偏置状态不同导致不同的晶体管间的伏安特性差异变大，长期工作会影响反相器模块的工作性能的问题，急需改进。
 技术问题
本发明涉及一种GOA电路，用于解决现有技术中存在着GOA电路的反相器模块中晶体管的偏置状态不同导致不同的晶体管间的伏安特性差异变大，长期工作会影响反相器模块的工作性能的问题。
 技术解决方案
为解决上述问题，本发明提供的技术方案如下：
本发明提供的一种GOA电路，所述GOA电路包括多个级联的GOA单元：
上拉控制模块，用于根据第N-1级级传信号，以控制所述上拉控制模块输出的第一驱动信号接入恒压高电位信号；级联模块，与所述上拉控制模块、第N级第一时钟信号、下拉维持模块以及信号输出模块电性连接，所述级联模块用于根据所述上拉控制模块输出的所述第一驱动信号控制第N级第一时钟信号输出第N级栅极驱动信号；所述下拉维持模块，与所述上拉控制模块、所述级联模块、所述信号输出模块、下拉控制模块、所述第N级第一时钟信号、第N级第二时钟信号、所述恒压高电位信号、第一恒压低电位信号以及第二恒压低电位信号电性连接；所述下拉维持模块用于根据所述第N级第一时钟信号、所述第N级第二时钟信号以及所述上拉控制模块输出的所述第一驱动信号控制所述下拉维持模块输出第二驱动信号；所述下拉控制模块，与所述上拉控制模块、所述级联模块、所述第一恒压低电位信号、所述第N级第一时钟信号、第N+1级级传信号、所述第二恒压低电位信号以及信号输出模块电性连接，所述下拉控制模块用于根据所述第N+1级级传信号，将所述上拉控制模块输出的所述第一驱动信号拉低至第一恒压低电位信号，将所述第N级栅极驱动信号拉低至第二恒压低电位信号；以及所述信号输出模块，与所述第N级第一时钟信号、所述上拉控制模块、所述级联模块以及所述第二恒压低电位信号电性连接，所述信号输出模块用于根据所述上拉控制模块输出的所述第一驱动信号，控制所述第N级第一时钟信号输出所述第N级栅极驱动信号；所述第N级第一时钟信号与所述第N级第二时钟信号为信号完全相反的高频交流电。
在本申请的一些实施例中，所述下拉维持模块包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管T 51，第二晶体管T 54和第三晶体管T 55，所述第一晶体管T 51的控制端电性连接所述第N级第一时钟信号，所述第一晶体管T 51的第一端电性连接恒压高电位信号，所述第一晶体管T 51的第二端电性连接KN点；所述第二晶体管T 54的控制端电性连接QN点，所述第二晶体管T 54的第一端电性连接所述KN点，所述第二晶体管T 54的第二端电性连接所述第一恒压低电位信号；所述第三晶体管T 55的控制端电性连接所述第N级第二时钟信号，所述第三晶体管T 55的第一端电性连接所述KN点，所述第三晶体管T 55的第二端电性连接所述第一恒压低电位信号；所述节点电压下拉维持模块包括：第四晶体管T 32、第五晶体管T 72和第六晶体管T 42，所述第四晶体管T 32、所述第五晶体管T 72与所述第六晶体管T 42的控制端均电性连接所述KN点，所述第四晶体管T 32的第一端电性连接所述第N级栅极驱动信号，所述第四晶体管T 32的第二端电性连接所述第二恒压低电位信号，所述第五晶体管T 72的第一端电性连接所述第N级级传信号，所述第六晶体管T 42的第一端电性连接所述QN点，所述第五晶体管T 72的第二端与所述第六晶体管T 42的第二端均电性连接所述第一恒压低电位信号。
在本申请的一些实施例中，所述上拉控制模块设置有第七晶体管T 11和自举电容C b，所述第七晶体管T 11的控制端电性连接所述第N-1级级传信号，所述第七晶体管T 11的第一端电性连接所述恒压高电位信号，所述第七晶体管T 11的第二端电性连接所述QN点；所述自举电容C b的第一端电性连接所述QN点，所述自举电容C b的第二端电性连接所述第N级栅极驱动信号。
在本申请的一些实施例中，所述级联模块包括第八晶体管T 22，所述第八晶体管T 22的控制端电性连接所述QN点，所述第八晶体管T 22的第一端电性连接所述第N级第一时钟信号，所述第八晶体管T 22的第二端电性连接所述第N级级传信号。
在本申请的一些实施例中，所述下拉模块包括：第九晶体管T31和第十晶体管T 41，所述第九晶体管T 31与所述第十晶体管T 41的控制端均电性连接所述第N+1级级传信号，所述第九晶体管T 31的第一端电性连接所述第N级栅极驱动信号，所述第九晶体管T 31的第二端电性连接所述第二恒压低电位信号，所述第十晶体管T 41的第一端电性连接所述QN点，所述第十晶体管T 41的第二端电性连接所述第一恒压低电位信号。
在本申请的一些实施例中，所述信号输出模块设置有第十一晶体管T 21，所述第十一晶体管T 21的控制端电性连接所述QN点，所述第十一晶体管T 21的第一端电性连接所述第N级第一时钟信号，所述第十一晶体管T 21的第二端电性连接所述第N级栅极驱动信号。
在本申请的一些实施例中，所述GOA电路还包括复位模块；所述复位模块与所述上拉控制模块、所述级联模块、所述输出模块、所述下拉维持模块、所述第一恒压低电位信号以及所述第二恒压低电位信号均电性连接，分别控制所述QN点、所述第N级级传信号以及所述第N级栅极驱动信号的复位。
在本申请的一些实施例中，所述复位模块包括：第十二晶体管T rQ、第十三晶体管T rS和第十四晶体管T rG，所述第十二晶体管T rQ、所述第十三晶体管T rS和所述第十四晶体管T rG的控制端均电性连接复位键，所述第十二晶体管T rQ的第一端电性连接所述QN点，所述第十二晶体管T rQ的第二端电性连接所述第一恒压低电位信号；所述第十三晶体管T rS的第一端电性连接所述第N级级传信号，所述第十三晶体管T rS的第二端电性连接所述第一恒压低电位信号，所述第十四晶体管T rG的第一端电性连接所述第N级栅极驱动信号，所述第十四晶体管T rG的第二端电性连接所述第二恒压低电位信号。
在本申请的一些实施例中，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。
在本申请的一些实施例中，所述第一反相器模块包括：第十五晶体管T 51 ’、第十六晶体管T 54 ’和第十七晶体管T 55 ’，所述第十五晶体管T 51 ’的控制端电性连接所述第N级第一时钟信号，所述第十五晶体管T 51 ’的第一端电性连接所述恒压高电位信号，所述第十五晶体管T 51 ’的第二端电性连接所述KN点，所述第十六晶体管T 54 ’的控制端电性连接所述第N级第二时钟信号，所述第十六晶体管T 54 ’的第一端电性连接所述KN点，所述第十六晶体管T 54 ’的第二端电性连接所述第一恒压低电位信号，所述第十七晶体管T 55 ’的控制端电性连接所述QN点，所述第十七晶体管T 55 ’的第一端电性连接所述KN点，所述第十七晶体管T 55 ’的第二端电性连接所述第一恒压低电位信号；所述第一节点电压下拉维持模块包括：第十八晶体管T 32 ’、第十九晶体管T 72 ’和第二十晶体管T 42 ’，所述第十八晶体管T 32 ’、所述第十九晶体管T 72 ’和所述第二十晶体管T 42 ’的控制端均电性连接所述KN点，所述第十八晶体管T 32 ’的第一端电性连接所述第N级栅极驱动信号，所述第十八晶体管T 32 ’的第二端电性连接所述第二恒压低电位信号，所述第十九晶体管T 72 ’的第一端电性连接所述第N级级传信号，所述第十九晶体管T 72 ’的第二端电性连接所述第一恒压低电位信号，所述第二十晶体管T 42 ’的第一端电性连接所述QN点，所述第二十晶体管T 42 ’的第二端电性连接所述第一恒压低电位信号；所述第二反相器模块包括：第二十一晶体管T 61、第二十二晶体管T 64和第二十三晶体管T 65，所述第二十一晶体管T 61的控制端电性连接所述第N级第二时钟信号，所述第二十一晶体管T 61的第一端电性连接所述恒压高电位信号，所述第二十一晶体管T 61的第二端电性连接所述P点，所述第二十二晶体管T 64的控制端电性连接所述第N级第一时钟信号，所述第二十二晶体管T 64的第一端电性连接所述P点，所述第二十二晶体管T 64的第二端电性连接所述第一恒压低电位信号，所述第二十三晶体管T 65的控制端电性连接所述QN点，所述第二十三晶体管T 65的第一端电性连接所述P点，所述第二十三晶体管T 65的第二端电性连接所述第一恒压低电位信号；所述第二节点电压下拉维持模块包括：第二十四晶体管T 33、第二十五晶体管T 73和第二十六晶体管T 43，所述第二十四晶体管T 33、所述第二十五晶体管T 73和所述第二十六晶体管T 43的控制端均电性连接所述P点，所述第二十四晶体管T 33的第一端电性连接所述第N级栅极驱动信号，所述第二十四晶体管T 33的第二端电性连接所述第二恒压低电位信号，所述第二十五晶体管T 73的第一端电性连接所述第N级级传信号，所述第二十五晶体管T 73的第二端电性连接所述第一恒压低电位信号，所述第二十六晶体管T 43的第一端电性连接所述QN点，所述第二十六晶体管T 43的第二端电性连接所述第一恒压低电位信号；即所述第一节点电压下拉维持模块与所述第二节点电压下拉维持模块相同设置。
在本申请的一些实施例中，所述晶体管采用N型晶体管或者N型晶体管与P型晶体管的混合方式。
本申请还提供一种GOA电路，所述GOA电路包括多个级联的GOA单元：上拉控制模块，用于根据第N-1级级传信号，以控制所述上拉控制模块输出的第一驱动信号接入恒压高电位信号；级联模块，与所述上拉控制模块、第N级第一时钟信号、下拉维持模块以及信号输出模块电性连接，所述级联模块用于根据所述上拉控制模块输出的所述第一驱动信号控制第N级第一时钟信号输出第N级栅极驱动信号；所述下拉维持模块，与所述上拉控制模块、所述级联模块、所述信号输出模块、下拉控制模块、所述第N级第一时钟信号、第N级第二时钟信号、所述恒压高电位信号、第一恒压低电位信号以及第二恒压低电位信号电性连接；所述下拉维持模块用于根据所述第N级第一时钟信号、所述第N级第二时钟信号以及所述上拉控制模块输出的所述第一驱动信号控制所述下拉维持模块输出第二驱动信号；所述下拉控制模块，与所述上拉控制模块、所述级联模块、所述第一恒压低电位信号、所述第N级第一时钟信号、第N+1级级传信号、所述第二恒压低电位信号以及信号输出模块电性连接，所述下拉控制模块用于根据所述第N+1级级传信号，将所述上拉控制模块输出的所述第一驱动信号拉低至第一恒压低电位信号，将所述第N级栅极驱动信号拉低至第二恒压低电位信号；以及所述信号输出模块，与所述第N级第一时钟信号、所述上拉控制模块、所述级联模块以及所述第二恒压低电位信号电性连接，所述信号输出模块用于根据所述上拉控制模块输出的所述第一驱动信号，控制所述第N级第一时钟信号输出所述第N级栅极驱动信号。
在本申请的一些实施例中，所述下拉维持模块包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管T51，第二晶体管T54和第三晶体管T55，所述第一晶体管T51的控制端电性连接所述第N级第一时钟信号，所述第一晶体管T51的第一端电性连接恒压高电位信号，所述第一晶体管T51的第二端电性连接KN点；所述第二晶体管T54的控制端电性连接QN点，所述第二晶体管T54的第一端电性连接所述KN点，所述第二晶体管T54的第二端电性连接所述第一恒压低电位信号；所述第三晶体管T55的控制端电性连接所述第N级第二时钟信号，所述第三晶体管T55的第一端电性连接所述KN点，所述第三晶体管T55的第二端电性连接所述第一恒压低电位信号；所述节点电压下拉维持模块包括：第四晶体管T32、第五晶体管T72和第六晶体管T42，所述第四晶体管T32、所述第五晶体管T72与所述第六晶体管T42的控制端均电性连接所述KN点，所述第四晶体管T32的第一端电性连接所述第N级栅极驱动信号，所述第四晶体管T32的第二端电性连接所述第二恒压低电位信号，所述第五晶体管T72的第一端电性连接所述第N级级传信号，所述第六晶体管T42的第一端电性连接所述QN点，所述第五晶体管T72的第二端与所述第六晶体管T42的第二端均电性连接所述第一恒压低电位信号。
在本申请的一些实施例中，所述上拉控制模块设置有第七晶体管T 11和自举电容C b，所述第七晶体管T 11的控制端电性连接所述第N-1级级传信号，所述第七晶体管T 11的第一端电性连接所述恒压高电位信号，所述第七晶体管T 11的第二端电性连接所述QN点；所述自举电容C b的第一端电性连接所述QN点，所述自举电容C b的第二端电性连接所述第N级栅极驱动信号。
在本申请的一些实施例中，所述级联模块包括第八晶体管T22，所述第八晶体管T22的控制端电性连接所述QN点，所述第八晶体管T22的第一端电性连接所述第N级第一时钟信号，所述第八晶体管T22的第二端电性连接所述第N级级传信号。
在本申请的一些实施例中，所述下拉模块包括：第九晶体管T31和第十晶体管T41，所述第九晶体管T31与所述第十晶体管T41的控制端均电性连接所述第N+1级级传信号，所述第九晶体管T31的第一端电性连接所述第N级栅极驱动信号，所述第九晶体管T31的第二端电性连接所述第二恒压低电位信号，所述第十晶体管T41的第一端电性连接所述QN点，所述第十晶体管T41的第二端电性连接所述第一恒压低电位信号。
在本申请的一些实施例中，所述信号输出模块设置有第十一晶体管T21，所述第十一晶体管T21的控制端电性连接所述QN点，所述第十一晶体管T21的第一端电性连接所述第N级第一时钟信号，所述第十一晶体管T21的第二端电性连接所述第N级栅极驱动信号。
在本申请的一些实施例中，所述GOA电路还包括复位模块；所述复位模块与所述上拉控制模块、所述级联模块、所述输出模块、所述下拉维持模块、所述第一恒压低电位信号以及所述第二恒压低电位信号均电性连接，分别控制所述QN点、所述第N级级传信号以及所述第N级栅极驱动信号的复位。
在本申请的一些实施例中，所述复位模块包括：第十二晶体管TrQ、第十三晶体管TrS和第十四晶体管TrG，所述第十二晶体管TrQ、所述第十三晶体管TrS和所述第十四晶体管TrG的控制端均电性连接复位键，所述第十二晶体管TrQ的第一端电性连接所述QN点，所述第十二晶体管TrQ的第二端电性连接所述第一恒压低电位信号；所述第十三晶体管TrS的第一端电性连接所述第N级级传信号，所述第十三晶体管TrS的第二端电性连接所述第一恒压低电位信号，所述第十四晶体管TrG的第一端电性连接所述第N级栅极驱动信号，所述第十四晶体管TrG的第二端电性连接所述第二恒压低电位信号。
在本申请的一些实施例中，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。
 有益效果
与现有技术相比，本发明提供的一种GOA电路的有益效果为：本发明提供的GOA电路，在保持传统技术方案的功能基础上，优化了所述下拉维持模块中的反相器模块，可以有效减小所述反相器模块长期工作后对各个晶体管的伏安特性差异，进而提高所述反相器模块的工作时长。
 附图说明
图1为现有技术的GOA电路结构示意图。
图2为现有技术的GOA电路的时序图。
图3为本发明实施例提供的GOA电路的第一结构示意图。
图4为本发明实施例提供的GOA电路的第二结构示意图。
图5为本发明实施例提供的GOA电路的时序图。
图6为本发明实施例提供的GOA电路的第三结构示意图。
 本发明的实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本发明提供一种GOA电路，具体参阅图3-图6。
现有GOA电路的反相器模块中，晶体管的偏置状态不同导致不同的晶体管间的伏安特性差异变大，长期工作会影响反相器模块的工作性能。因此，本发明提供一种GOA电路用以解决上述问题。
参阅图3，为本发明实施例提供的一种GOA电路的结构示意图。所述GOA电路包括多个级联的GOA单元：上拉控制模块100，用于根据第N-1级级传信号，以控制所述上拉控制模块100输出的第一驱动信号接入恒压高电位信号VGH；级联模块200，与所述上拉控制模块100、第N级第一时钟CK(N)、下拉维持模块500以及信号输出模块300电性连接，所述级联模块200用于根据所述上拉控制模块100输出的所述第一驱动信号控制第N级第一时钟信号CK(N)输出第N级栅极驱动信号G(N)；所述下拉维持模块500，与所述上拉控制模块100、所述级联模块200、所述信号输出模块300、下拉控制模块400、所述第N级第一时钟信号CK(N)、第N级第二时钟信号XCK(N)、所述恒压高电位信号VGH、第一恒压低电位信号VSSQ以及第二恒压低电位信号VSSG电性连接；所述下拉维持模块500用于根据所述第N级第一时钟信号CK(N)、所述第N级第二时钟信号XCK(N)以及所述上拉控制模块100输出的所述第一驱动信号控制所述下拉维持模块500输出第二驱动信号；所述下拉控制模块400，与所述上拉控制模块100、所述级联模块200、所述第一恒压低电位信号VSSQ、所述第N级第一时钟信号CK(N)、第N+1级级传信号ST(N+1)、所述第二恒压低电位信号VSSG以及信号输出模块300电性连接，所述下拉控制模块400用于根据所述第N+1级级传信号ST(N+1)，将所述上拉控制模块100输出的所述第一驱动信号拉低至第一恒压低电位信号VSSQ，将所述第N级栅极驱动信号G(N)拉低至第二恒压低电位信号VSSG；以及所述信号输出模块300，与所述第N级第一时钟信号CK(N)、所述上拉控制模块100、所述级联模块200以及所述第二恒压低电位信号VSSG电性连接，所述信号输出模块300用于根据所述上拉控制模块100输出的所述第一驱动信号，控制所述第N级第一时钟信号CK(N)输出所述第N级栅极驱动信号。
在本发明的一种实施例中，所述下拉维持模块500包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管T 51，第二晶体管T 54和第三晶体管T 55，所述第一晶体管T 51的控制端电性连接所述第N级第一时钟信号CK(N)，所述第一晶体管T 51的第一端电性连接恒压高电位信号VGH，所述第一晶体管T 51的第二端电性连接KN点；所述第二晶体管T 54的控制端电性连接QN点，所述第二晶体管T 54的第一端电性连接所述KN点，所述第二晶体管T 54的第二端电性连接所述第一恒压低电位信号VSSQ；所述第三晶体管T 55的控制端电性连接所述第N级第二时钟信号，所述第三晶体管T 55的第一端电性连接所述KN点，所述第三晶体管T 55的第二端电性连接所述第一恒压低电位信号VSSQ；所述节点电压下拉维持模块包括：第四晶体管T 32、第五晶体管T 72和第六晶体管T 42，所述第四晶体管T 32、所述第五晶体管T 72与所述第六晶体管T 42的控制端均电性连接所述KN点，所述第四晶体管T 32的第一端电性连接所述第N级栅极驱动信号，所述第四晶体管T 32的第二端电性连接所述第二恒压低电位信号VSSG，所述第五晶体管T 72的第一端电性连接所述第N级级传信号，所述第六晶体管T 42的第一端电性连接所述QN点，所述第五晶体管T 72的第二端与所述第六晶体管T 42的第二端均电性连接所述第一恒压低电位信号VSSQ。
在本发明的一种实施例中，所述上拉控制模块100设置有第七晶体管T 11和自举电容C b，所述第七晶体管T 11的控制端电性连接所述第N-1级级传信号，所述第七晶体管T 11的第一端电性连接所述恒压高电位信号，所述第七晶体管T 11的第二端电性连接所述QN点；所述自举电容C b的第一端电性连接所述QN点，所述自举电容C b的第二端电性连接所述第N级栅极驱动信号。
在本发明的一种实施例中，所述级联模块包括第八晶体管T 22，所述第八晶体管T 22的控制端电性连接所述QN点，所述第八晶体管T 22的第一端电性连接所述第N级第一时钟信号，所述第八晶体管T 22的第二端电性连接所述第N级级传信号。
在本发明的一种实施例中，所述下拉模块包括：第九晶体管T 31和第十晶体管T 41，所述第九晶体管T 31与所述第十晶体管T 41的控制端均电性连接所述第N+1级级传信号，所述第九晶体管T 31的第一端电性连接所述第N级栅极驱动信号，所述第九晶体管T 31的第二端电性连接所述第二恒压低电位信号VSSG，所述第十晶体管T 41的第一端电性连接所述QN点，所述第十晶体管T 41的第二端电性连接所述第一恒压低电位信号VSSQ。
在本发明的一种实施例中，所述信号输出模块设置有第十一晶体管T 21，所述第十一晶体管T 21的控制端电性连接所述QN点，所述第十一晶体管T 21的第一端电性连接所述第N级第一时钟信号CK(N)，所述第十一晶体管T 21的第二端电性连接所述第N级栅极驱动信号。
在本发明的一种实施例中，所述GOA电路还包括复位模块600；所述复位模块600与所述上拉控制模块100、所述级联模块200、所述输出模块300、所述下拉维持模块500、所述第一恒压低电位信号VSSQ以及所述第二恒压低电位信号VSSG均电性连接，分别控制所述QN点、所述第N级级传信号STN以及所述第N级栅极驱动信号G(N)的复位。
在本发明的一种实施例中，所述复位模块600包括：第十二晶体管T rQ、第十三晶体管T rS和第十四晶体管T rG，所述第十二晶体管T rQ、所述第十三晶体管T rS和所述第十四晶体管T rG的控制端均电性连接复位键，所述第十二晶体管T rQ的第一端电性连接所述QN点，所述第十二晶体管T rQ的第二端电性连接所述第一恒压低电位信号VSSQ；所述第十三晶体管T rS的第一端电性连接所述第N级级传信号STN，所述第十三晶体管T rS的第二端电性连接所述第一恒压低电位信号VSSQ，所述第十四晶体管T rG的第一端电性连接所述第N级栅极驱动信号G(N)，所述第十四晶体管T rG的第二端电性连接所述第二恒压低电位信号VSSG。
在本发明的一种实施例中，所述下拉维持模块500包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。
进一步地，所述第一反相器模块包括：第十五晶体管T 51 ’、第十六晶体管T 54 ’和第十七晶体管T 55 ’，所述第十五晶体管T 51 ’的控制端电性连接所述第N级第一时钟信号，所述第十五晶体管T 51 ’的第一端电性连接所述恒压高电位信号VGH，所述第十五晶体管T 51 ’的第二端电性连接所述KN点，所述第十六晶体管T 54 ’的控制端电性连接所述第N级第二时钟信号XCK(N)，所述第十六晶体管T 54 ’的第一端电性连接所述KN点，所述第十六晶体管T 54 ’的第二端电性连接所述第一恒压低电位信号VSSQ，所述第十七晶体管T 55 ’的控制端电性连接所述QN点，所述第十七晶体管T 55 ’的第一端电性连接所述KN点，所述第十七晶体管T 55 ’的第二端电性连接所述第一恒压低电位信号VSSQ；所述第一节点电压下拉维持模块包括：第十八晶体管T 32 ’、第十九晶体管T 72 ’和第二十晶体管T4 2 ’，所述第十八晶体管T 32 ’、所述第十九晶体管T 72 ’和所述第二十晶体管T 42 ’的控制端均电性连接所述KN点，所述第十八晶体管T 32 ’的第一端电性连接所述第N级栅极驱动信号，所述第十八晶体管T 32 ’的第二端电性连接所述第二恒压低电位信号VSSG，所述第十九晶体管T 72 ’的第一端电性连接所述第N级级传信号STN，所述第十九晶体管T 72 ’的第二端电性连接所述第一恒压低电位信号VSSQ，所述第二十晶体管T 42 ’的第一端电性连接所述QN点，所述第二十晶体管T 42 ’的第二端电性连接所述第一恒压低电位信号VSSQ；所述第二反相器模块包括：第二十一晶体管T 61、第二十二晶体管T 64和第二十三晶体管T 65，所述第二十一晶体管T 61的控制端电性连接所述第N级第二时钟信号XCK(N)，所述第二十一晶体管T6 1的第一端电性连接所述恒压高电位信号VGH，所述第二十一晶体管T 61的第二端电性连接所述P点，所述第二十二晶体管T 64的控制端电性连接所述第N级第一时钟信号CK(N)，所述第二十二晶体管T 64的第一端电性连接所述P点，所述第二十二晶体管T 64的第二端电性连接所述第一恒压低电位信号VSSQ，所述第二十三晶体管T 65的控制端电性连接所述QN点，所述第二十三晶体管T 65的第一端电性连接所述P点，所述第二十三晶体管T 65的第二端电性连接所述第一恒压低电位信号VSSQ；所述第二节点电压下拉维持模块包括：第二十四晶体管T 33、第二十五晶体管T 73和第二十六晶体管T 43，所述第二十四晶体管T 33、所述第二十五晶体管T 73和所述第二十六晶体管T 43的控制端均电性连接所述P点，所述第二十四晶体管T 33的第一端电性连接所述第N级栅极驱动信号，所述第二十四晶体管T 33的第二端电性连接所述第二恒压低电位信号VSSG，所述第二十五晶体管T 73的第一端电性连接所述第N级级传信号STN，所述第二十五晶体管T 73的第二端电性连接所述第一恒压低电位信号VSSQ，所述第二十六晶体管T 43的第一端电性连接所述QN点，所述第二十六晶体管T 43的第二端电性连接所述第一恒压低电位信号VSSQ；即所述第一节点电压下拉维持模块与所述第二节点电压下拉维持模块相同设置。
参阅图4，为本发明提供的一种GOA电路图。STV是起始讯号，每一帧开启一次，所述第N级第一时钟信号CK（N）、所述第N级第二时钟信号XCK（N）是信号完全相反的高频交流电，这些信号的高低电位记为VGH，低电位记为VGL；VSSG是低压直流源，电位为-10V；VSSQ为低压直流源，电位为VGL。G(N)是第N级的栅极驱动信号的输出波形，ST(N)是第N级级传信号的输出波形，Q(N)和K(N)是第N级重要节点的波形；ST(N-1)上一级级传信号对应的输出波形，ST(N+1)是下一级级传信号对应的输出波形。
根据第N级级传信号STN或上一级产生的级传信号ST(N-1)的高电位脉冲，将第N级Q(N)节点充电至高电位，使第N级晶体管T 21由关闭状态变成导通状态，随后第N级第一时钟信号CK(N)给出高电位脉冲，将所述第N级栅极扫描驱动信号G(N)节点、所述第N级级传信号的ST(N)节点充电至高电位。所述第N级栅极扫描驱动信号G(N)高电位驱动第N级显示面板内的显示区，所述第N级级传信号ST(N)为高电位时，一方面将上一级的所述下拉控制模块400中的第九晶体管T 31、第十晶体管T 41打开，将上一级的Q(N-1)点及栅极扫描驱动信号G(N-1)节点分别下拉至所述第一恒压低电位信号VSSQ和所述第二恒压低电位信号VSSG，另一方面将下一级的所述上拉控制模块100内的晶体管T 11打开，将Q(N+1)充电至高电位，从而实现级联下传的功能。为了提高电路的可靠性，会在所述下拉维持模块500内增加反相器模块和节点电压维持模块，与传统GOA电路不同的是本发明提供的GOA电路的所述反相器模块由三颗晶体管，所述第一晶体管T 51、所述第二晶体管T 54、所述第三晶体管T 55组成；所述反相器模块的连接方式显著不同于传统的GOA电路反相器模块的连接方式。所述第一晶体管T 51的栅极电性连接所述第N级时钟信号CK（N），所述第一晶体管T 51的漏极电性连接恒压高电位信号VGH，所述第一晶体管T 51的源极输出控制所述下拉维持模块500的所述第四晶体管T 32、所述第五晶体管T 42、所述第五晶体管T 72；所述第二晶体管T 54与传统反相器模块的接法一致；所述第三晶体管T 55的栅极电性连接第N级第二时钟信号XCK（N），所述第三晶体管T 55的漏极电性连接所述第一晶体管T 51的源极，所述第三晶体管T 55的源极电性连接所述第一恒压低电位信号VSSQ，所述第三晶体管T 55配合所述第一晶体管T 51交替给所述KN节点放电。这种反相器模块的连接方式可以使得反相器模块内的所述第一晶体管T 51、所述第二晶体管T 54的偏压应力状态一致，应力导致的电性差异缩小，从而保证电路能够长期稳定工作。
参阅图5，根据本发明提供的一种GOA电路的时序图，所述第一晶体管T 51的漏极电性连接所述恒压高电位信号VGH，栅极电性连接所述第N级第一时钟信号CK（N），根据所述第N级第一时钟信号CK（N）的高低电位交替变化，所述第一晶体管T 51的源极（即KN点）跟随所述第N级第一时钟信号CK（N）进行变化，属于强负向偏压应力状态；所述第二晶体管T 54的栅极和源极长期处于低电位，所述第二晶体管T 54的漏极（即KN点）跟随第N级第一时钟信号CK（N）的高低电位交替变化，属于强负向偏压应力状态；所述第三晶体管T 55的一半时间处于正向偏压应力状态，一半时间处于负向偏压应力状态，但由于所述第三晶体管T 55的阈值电压比所述第二晶体管T 54的阈值电压小很多，因此其电性对反相器稳定性影响较小。所述第一晶体管T 51、所述第二晶体管T 54的偏压应力状态一致，经过长期工作，所述第一晶体管T 51与所述第二晶体管T 54的电性特征差异较小，所述反相器模块仍然可以稳定工作。与传统的GOA电路相比，所述反相器模块的可靠性显著提升。
参阅图6，为本发明提供的另一种GOA电路的结构示意图。在本实施例中，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。所述第一下拉维持模块与图4中所述的下拉维持模块完全相同，所述第二下拉维持模块为新增的一套下拉维持模块，所述第二下拉维持模块由第二十一晶体管T 61、第二十二晶体管T 64及第二十三晶体管T 65构成的所述第二反相器模块以及所述第二节点电压下拉维持模块：第二十四晶体管T 33、第二十五晶体管T 73和第二十六晶体管T 43组成。与原下拉维持单元所不同的是，新增的所述第二反相器内的所述第二十一晶体管T 61的栅极电性连接第N级第二时钟信号XCK（N），所述第二十三晶体管T 65的栅极电性连接第N级第一时钟信号CK（N），这样在所述第N级第一时钟信号CK（N）与所述第N级第二时钟信号XCK（N）交替处于高低电位时，所述第一反相器模块与所述第二反相器模块能够交替工作。
在第N级QN点高电位时，所述第一反相器模块与所述第二反相器模块的输出节点KN及PN均处于低电位，所述第四晶体管T 32、所述第五晶体管T 72、所述第六晶体管T 42以及所述第二十四晶体管T 33、所述第二十五晶体管T 73、所述第二十六晶体管T 43均处于关断状态，不影响QN、STN及GN的高电位；
在第N级QN、STN、GN节点需要维持低电位期间，所述第N级第一时钟信号CK（N）与所述第N级第二时钟信号XCK（N）交替处于高低电位，所述第N级第一时钟信号CK（N）为高电位，所述第N级第二时钟信号XCK（N）为低电位时，KN节点高电位、PN节点低电位，此时，所述第四晶体管T 32、所述第五晶体管T 72和所述第六晶体管T 42导通，将GN、QN、STN节点维持在低电位，当所述第N级第一时钟信号CK（N）切换到低电位，所述第N级第二时钟信号XCK（N）切换到高电位时，所述第二十四晶体管T 33、所述第二十五晶体管T 73及所述第二十六晶体管T 43导通，也能够将GN、QN、STN维持在低电位，这样在整个下拉维持时间内，GN、QN、STN都会被维持在低电位，与原来只有一套下拉维持模块的电路相比，这里两套下拉维持模块交替工作，维持时间更长，电路稳定性更好。
这里的反相器模块中所使用的所述第N级第一时钟信号CK（N）、所述第N级第二时钟信号XCK（N）两个讯号是两个相位相反的高频交流讯号，与所述级联模块和所述信号输出模块电性连接的所述第N级第一时钟信号CK（N）共用。在另一种情况中，所述反相器模块也可以不共用所述级联模块与所述信号输出模块内的所述第N级第一时钟信号CK（N）、所述第N级第二时钟信号XCK（N），用额外的相位相反的一组交流讯号所取代，且用于取代的讯号的频率也是可变的，比如在一帧的显示时间内切换一次，或者在多帧显示时间内切换一次。
上述所述的晶体管可以采用N型晶体管或者N型晶体管与P型晶体管的混合方式，并且所用晶体管在作为开关晶体管时，源极和漏极的功能可以互换，在此不做具体的区分。
因此，本发明提供的一种GOA电路的有益效果为：本发明提供的GOA电路，在保持传统技术方案的功能基础上，优化了所述下拉维持模块中的反相器模块，可以有效减小所述反相器模块长期工作后对各个晶体管的伏安特性差异，进而提高所述反相器模块的工作时长。
以上对本发明实施例所提供的一种GOA电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (20)

  1. 一种GOA电路，所述GOA电路包括多个级联的GOA单元：
    上拉控制模块，用于根据第N-1级级传信号，以控制所述上拉控制模块输出的第一驱动信号接入恒压高电位信号；
    级联模块，与所述上拉控制模块、第N级第一时钟信号、下拉维持模块以及信号输出模块电性连接，所述级联模块用于根据所述上拉控制模块输出的所述第一驱动信号控制第N级第一时钟信号输出第N级栅极驱动信号；
    所述下拉维持模块，与所述上拉控制模块、所述级联模块、所述信号输出模块、下拉控制模块、所述第N级第一时钟信号、第N级第二时钟信号、所述恒压高电位信号、第一恒压低电位信号以及第二恒压低电位信号电性连接；所述下拉维持模块用于根据所述第N级第一时钟信号、所述第N级第二时钟信号以及所述上拉控制模块输出的所述第一驱动信号控制所述下拉维持模块输出第二驱动信号；
    所述下拉控制模块，与所述上拉控制模块、所述级联模块、所述第一恒压低电位信号、所述第N级第一时钟信号、第N+1级级传信号、所述第二恒压低电位信号以及信号输出模块电性连接，所述下拉控制模块用于根据所述第N+1级级传信号，将所述上拉控制模块输出的所述第一驱动信号拉低至第一恒压低电位信号，将所述第N级栅极驱动信号拉低至第二恒压低电位信号；以及
    所述信号输出模块，与所述第N级第一时钟信号、所述上拉控制模块、所述级联模块以及所述第二恒压低电位信号电性连接，所述信号输出模块用于根据所述上拉控制模块输出的所述第一驱动信号，控制所述第N级第一时钟信号输出所述第N级栅极驱动信号；
    所述第N级第一时钟信号与所述第N级第二时钟信号为信号完全相反的高频交流电。
  2. 根据权利要求1所述的GOA电路，其中，所述下拉维持模块包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管T 51，第二晶体管T 54和第三晶体管T 55，所述第一晶体管T 51的控制端电性连接所述第N级第一时钟信号，所述第一晶体管T 51的第一端电性连接恒压高电位信号，所述第一晶体管T 51的第二端电性连接KN点；所述第二晶体管T 54的控制端电性连接QN点，所述第二晶体管T 54的第一端电性连接所述KN点，所述第二晶体管T 54的第二端电性连接所述第一恒压低电位信号；所述第三晶体管T 55的控制端电性连接所述第N级第二时钟信号，所述第三晶体管T 55的第一端电性连接所述KN点，所述第三晶体管T 55的第二端电性连接所述第一恒压低电位信号；所述节点电压下拉维持模块包括：第四晶体管T 32、第五晶体管T 72和第六晶体管T 42，所述第四晶体管T 32、所述第五晶体管T 72与所述第六晶体管T 42的控制端均电性连接所述KN点，所述第四晶体管T 32的第一端电性连接所述第N级栅极驱动信号，所述第四晶体管T 32的第二端电性连接所述第二恒压低电位信号，所述第五晶体管T 72的第一端电性连接所述第N级级传信号，所述第六晶体管T 42的第一端电性连接所述QN点，所述第五晶体管T 72的第二端与所述第六晶体管T 42的第二端均电性连接所述第一恒压低电位信号。
  3. 根据权利要求1所述的GOA电路，其中，所述上拉控制模块设置有第七晶体管T 11和自举电容C b，所述第七晶体管T 11的控制端电性连接所述第N-1级级传信号，所述第七晶体管T 11的第一端电性连接所述恒压高电位信号，所述第七晶体管T 11的第二端电性连接所述QN点；所述自举电容C b的第一端电性连接所述QN点，所述自举电容C b的第二端电性连接所述第N级栅极驱动信号。
  4. 根据权利要求1所述的GOA电路，其中，所述级联模块包括第八晶体管T 22，所述第八晶体管T 22的控制端电性连接所述QN点，所述第八晶体管T 22的第一端电性连接所述第N级第一时钟信号，所述第八晶体管T 22的第二端电性连接所述第N级级传信号。
  5. 根据权利要求1所述的GOA电路，其中，所述下拉模块包括：第九晶体管T 31和第十晶体管T 41，所述第九晶体管T 31与所述第十晶体管T 41的控制端均电性连接所述第N+1级级传信号，所述第九晶体管T 31的第一端电性连接所述第N级栅极驱动信号，所述第九晶体管T 31的第二端电性连接所述第二恒压低电位信号，所述第十晶体管T 41的第一端电性连接所述QN点，所述第十晶体管T 41的第二端电性连接所述第一恒压低电位信号。
  6. 根据权利要求1所述的GOA电路，其中，所述信号输出模块设置有第十一晶体管T 21，所述第十一晶体管T 21的控制端电性连接所述QN点，所述第十一晶体管T 21的第一端电性连接所述第N级第一时钟信号，所述第十一晶体管T 21的第二端电性连接所述第N级栅极驱动信号。
  7. 根据权利要求1所述的GOA电路，其中，所述GOA电路还包括复位模块；所述复位模块与所述上拉控制模块、所述级联模块、所述输出模块、所述下拉维持模块、所述第一恒压低电位信号以及所述第二恒压低电位信号均电性连接，分别控制所述QN点、所述第N级级传信号以及所述第N级栅极驱动信号的复位。
  8. 根据权利要求7所述的GOA电路，其中，所述复位模块包括：第十二晶体管T rQ、第十三晶体管T rS和第十四晶体管T rG，所述第十二晶体管T rQ、所述第十三晶体管T rS和所述第十四晶体管T rG的控制端均电性连接复位键，所述第十二晶体管T rQ的第一端电性连接所述QN点，所述第十二晶体管T rQ的第二端电性连接所述第一恒压低电位信号；所述第十三晶体管T rS的第一端电性连接所述第N级级传信号，所述第十三晶体管T rS的第二端电性连接所述第一恒压低电位信号，所述第十四晶体管T rG的第一端电性连接所述第N级栅极驱动信号，所述第十四晶体管T rG的第二端电性连接所述第二恒压低电位信号。
  9. 根据权利要求1所述的GOA电路，其中，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。
  10. 根据权利要求9所述的GOA电路，其中，所述第一反相器模块包括：第十五晶体管T 51 ’、第十六晶体管T 54 ’和第十七晶体管T 55 ’，所述第十五晶体管T 51 ’的控制端电性连接所述第N级第一时钟信号，所述第十五晶体管T 51 ’的第一端电性连接所述恒压高电位信号，所述第十五晶体管T 51 ’的第二端电性连接所述KN点，所述第十六晶体管T 54 ’的控制端电性连接所述第N级第二时钟信号，所述第十六晶体管T 54 ’的第一端电性连接所述KN点，所述第十六晶体管T 54 ’的第二端电性连接所述第一恒压低电位信号，所述第十七晶体管T 55 ’的控制端电性连接所述QN点，所述第十七晶体管T 55 ’的第一端电性连接所述KN点，所述第十七晶体管T 55 ’的第二端电性连接所述第一恒压低电位信号；所述第一节点电压下拉维持模块包括：第十八晶体管T 32 ’、第十九晶体管T 72 ’和第二十晶体管T 42 ’，所述第十八晶体管T 32 ’、所述第十九晶体管T 72 ’和所述第二十晶体管T 42 ’的控制端均电性连接所述KN点，所述第十八晶体管T 32 ’的第一端电性连接所述第N级栅极驱动信号，所述第十八晶体管T 32 ’的第二端电性连接所述第二恒压低电位信号，所述第十九晶体管T 72 ’的第一端电性连接所述第N级级传信号，所述第十九晶体管T 72 ’的第二端电性连接所述第一恒压低电位信号，所述第二十晶体管T 42 ’的第一端电性连接所述QN点，所述第二十晶体管T 42 ’的第二端电性连接所述第一恒压低电位信号；所述第二反相器模块包括：第二十一晶体管T 61、第二十二晶体管T 64和第二十三晶体管T 65，所述第二十一晶体管T 61的控制端电性连接所述第N级第二时钟信号，所述第二十一晶体管T 61的第一端电性连接所述恒压高电位信号，所述第二十一晶体管T 61的第二端电性连接所述P点，所述第二十二晶体管T 64的控制端电性连接所述第N级第一时钟信号，所述第二十二晶体管T 64的第一端电性连接所述P点，所述第二十二晶体管T 64的第二端电性连接所述第一恒压低电位信号，所述第二十三晶体管T 65的控制端电性连接所述QN点，所述第二十三晶体管T 65的第一端电性连接所述P点，所述第二十三晶体管T 65的第二端电性连接所述第一恒压低电位信号；所述第二节点电压下拉维持模块包括：第二十四晶体管T 33、第二十五晶体管T 73和第二十六晶体管T 43，所述第二十四晶体管T 33、所述第二十五晶体管T 73和所述第二十六晶体管T 43的控制端均电性连接所述P点，所述第二十四晶体管T 33的第一端电性连接所述第N级栅极驱动信号，所述第二十四晶体管T 33的第二端电性连接所述第二恒压低电位信号，所述第二十五晶体管T 73的第一端电性连接所述第N级级传信号，所述第二十五晶体管T 73的第二端电性连接所述第一恒压低电位信号，所述第二十六晶体管T 43的第一端电性连接所述QN点，所述第二十六晶体管T 43的第二端电性连接所述第一恒压低电位信号；即所述第一节点电压下拉维持模块与所述第二节点电压下拉维持模块相同设置。
  11. 根据权利要求9所述的GOA电路，其中，所述晶体管采用N型晶体管或者N型晶体管与P型晶体管的混合方式。
  12. 一种GOA电路，所述GOA电路包括多个级联的GOA单元：
    上拉控制模块，用于根据第N-1级级传信号，以控制所述上拉控制模块输出的第一驱动信号接入恒压高电位信号；
    级联模块，与所述上拉控制模块、第N级第一时钟信号、下拉维持模块以及信号输出模块电性连接，所述级联模块用于根据所述上拉控制模块输出的所述第一驱动信号控制第N级第一时钟信号输出第N级栅极驱动信号；
    所述下拉维持模块，与所述上拉控制模块、所述级联模块、所述信号输出模块、下拉控制模块、所述第N级第一时钟信号、第N级第二时钟信号、所述恒压高电位信号、第一恒压低电位信号以及第二恒压低电位信号电性连接；所述下拉维持模块用于根据所述第N级第一时钟信号、所述第N级第二时钟信号以及所述上拉控制模块输出的所述第一驱动信号控制所述下拉维持模块输出第二驱动信号；
    所述下拉控制模块，与所述上拉控制模块、所述级联模块、所述第一恒压低电位信号、所述第N级第一时钟信号、第N+1级级传信号、所述第二恒压低电位信号以及信号输出模块电性连接，所述下拉控制模块用于根据所述第N+1级级传信号，将所述上拉控制模块输出的所述第一驱动信号拉低至第一恒压低电位信号，将所述第N级栅极驱动信号拉低至第二恒压低电位信号；以及
    所述信号输出模块，与所述第N级第一时钟信号、所述上拉控制模块、所述级联模块以及所述第二恒压低电位信号电性连接，所述信号输出模块用于根据所述上拉控制模块输出的所述第一驱动信号，控制所述第N级第一时钟信号输出所述第N级栅极驱动信号。
  13. 根据权利要求12所述的GOA电路，其中，所述下拉维持模块包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管T51，第二晶体管T 54和第三晶体管T 55，所述第一晶体管T 51的控制端电性连接所述第N级第一时钟信号，所述第一晶体管T 51的第一端电性连接恒压高电位信号，所述第一晶体管T 51的第二端电性连接KN点；所述第二晶体管T 54的控制端电性连接QN点，所述第二晶体管T 54的第一端电性连接所述KN点，所述第二晶体管T 54的第二端电性连接所述第一恒压低电位信号；所述第三晶体管T 55的控制端电性连接所述第N级第二时钟信号，所述第三晶体管T 55的第一端电性连接所述KN点，所述第三晶体管T 55的第二端电性连接所述第一恒压低电位信号；所述节点电压下拉维持模块包括：第四晶体管T 32、第五晶体管T 72和第六晶体管T 42，所述第四晶体管T 32、所述第五晶体管T 72与所述第六晶体管T 42的控制端均电性连接所述KN点，所述第四晶体管T 32的第一端电性连接所述第N级栅极驱动信号，所述第四晶体管T 32的第二端电性连接所述第二恒压低电位信号，所述第五晶体管T 72的第一端电性连接所述第N级级传信号，所述第六晶体管T 42的第一端电性连接所述QN点，所述第五晶体管T 72的第二端与所述第六晶体管T 42的第二端均电性连接所述第一恒压低电位信号。
  14. 根据权利要求12所述的GOA电路，其中，所述上拉控制模块设置有第七晶体管T 11和自举电容C b，所述第七晶体管T 11的控制端电性连接所述第N-1级级传信号，所述第七晶体管T 11的第一端电性连接所述恒压高电位信号，所述第七晶体管T 11的第二端电性连接所述QN点；所述自举电容C b的第一端电性连接所述QN点，所述自举电容C b的第二端电性连接所述第N级栅极驱动信号。
  15. 根据权利要求12所述的GOA电路，其中，所述级联模块包括第八晶体管T 22，所述第八晶体管T 22的控制端电性连接所述QN点，所述第八晶体管T 22的第一端电性连接所述第N级第一时钟信号，所述第八晶体管T 22的第二端电性连接所述第N级级传信号。
  16. 根据权利要求12所述的GOA电路，其中，所述下拉模块包括：第九晶体管T 31和第十晶体管T 41，所述第九晶体管T 31与所述第十晶体管T 41的控制端均电性连接所述第N+1级级传信号，所述第九晶体管T 31的第一端电性连接所述第N级栅极驱动信号，所述第九晶体管T 31的第二端电性连接所述第二恒压低电位信号，所述第十晶体管T 41的第一端电性连接所述QN点，所述第十晶体管T 41的第二端电性连接所述第一恒压低电位信号。
  17. 根据权利要求12所述的GOA电路，其中，所述信号输出模块设置有第十一晶体管T 21，所述第十一晶体管T 21的控制端电性连接所述QN点，所述第十一晶体管T 21的第一端电性连接所述第N级第一时钟信号，所述第十一晶体管T 21的第二端电性连接所述第N级栅极驱动信号。
  18. 根据权利要求12所述的GOA电路，其中，所述GOA电路还包括复位模块；所述复位模块与所述上拉控制模块、所述级联模块、所述输出模块、所述下拉维持模块、所述第一恒压低电位信号以及所述第二恒压低电位信号均电性连接，分别控制所述QN点、所述第N级级传信号以及所述第N级栅极驱动信号的复位。
  19. 根据权利要求18所述的GOA电路，其中，所述复位模块包括：第十二晶体管T rQ、第十三晶体管T rS和第十四晶体管T rG，所述第十二晶体管T rQ、所述第十三晶体管T rS和所述第十四晶体管T rG的控制端均电性连接复位键，所述第十二晶体管T rQ的第一端电性连接所述QN点，所述第十二晶体管T rQ的第二端电性连接所述第一恒压低电位信号；所述第十三晶体管T rS的第一端电性连接所述第N级级传信号，所述第十三晶体管T rS的第二端电性连接所述第一恒压低电位信号，所述第十四晶体管T rG的第一端电性连接所述第N级栅极驱动信号，所述第十四晶体管T rG的第二端电性连接所述第二恒压低电位信号。
  20. 根据权利要求12所述的GOA电路，其中，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。
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