CN115862514A - 栅极驱动电路及显示面板 - Google Patents

Abstract

本申请公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，在上拉节点处于高电位状态下，第二晶体管、第三晶体管以及第五晶体管导通，第一低电位线依次通过第三晶体管、第五晶体管可以在第五晶体管的第一极输出更低的电位；在上拉节点处于低电位状态下，第二低电位线通过第六晶体管可以在第六晶体管的第一极提供更高的电位，从而使得第五晶体管更好地截止以改善第五晶体管的漏电流现象，进而提高了第五晶体管的第一极的高电位维持能力，这提高了由第一晶体管至第六晶体管构成的反相器的驱动能力。

Description

栅极驱动电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。

背景技术

相关技术中在用的栅极驱动电路或者GOA(Gate Driver on Array，阵列基板行驱动)电路，为了维持关键节点的电压稳定，在栅极驱动电路中加入了下拉维持单元，该下拉维持单元主要由反相器组成。

然而，上述反相器存在驱动能力不足的问题，以至于不能够较好地控制对应晶体管的开关状态。

发明内容

本申请提供一种栅极驱动电路及显示面板，以缓解反相器存在驱动能力不足的技术问题。

第一方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，第一晶体管的第一极与第一晶体管的栅极、第一控制线连接；第二晶体管的第一极与第一晶体管的第二极连接，第二晶体管的栅极与上拉节点连接；第三晶体管的第一极与第二晶体管的第二极连接，第三晶体管的栅极与第二晶体管的栅极连接，第三晶体管的第二极与第一低电位线连接；第四晶体管的第一极与第一控制线连接，第四晶体管的栅极与第一晶体管的第二极连接；第五晶体管的第一极与第四晶体管的第二极连接，第五晶体管的栅极与第二晶体管的栅极连接，第五晶体管的第二极与第二晶体管的第二极连接；第六晶体管的第一极与第五晶体管的第二极连接，第六晶体管的栅极与第四晶体管的第二极连接，第六晶体管的第二极与第二低电位线连接。

在其中一些实施方式中，第一低电位线用于传输第一低电位信号，第二低电位线用于传输第二低电位信号，第一低电位信号的电平低于第二低电位信号的电平。

在其中一些实施方式中，第N级栅极驱动单元还包括第七晶体管，第七晶体管的第一极与上拉节点连接，第七晶体管的栅极与第四晶体管的第二极连接，第七晶体管的第二极与第三低电位线连接；其中，第三低电位线用于传输第三低电位信号，第三低电位信号的电平大于第一低电位信号的电平，且第三低电位信号的电平小于第二低电位信号的电平。

在其中一些实施方式中，第一晶体管的沟道类型与第二晶体管的沟道类型、第三晶体管的沟道类型、第四晶体管的沟道类型、第五晶体管的沟道类型以及第六晶体管的沟道类型相同。

在其中一些实施方式中，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管均为N沟道型晶体管。

在其中一些实施方式中，第N级栅极驱动单元还包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管以及第十三晶体管，第八晶体管的第一极与第八晶体管的栅极、第二控制线连接；第九晶体管的第一极与第八晶体管的第二极连接，第九晶体管的栅极与上拉节点连接；第十晶体管的第一极与第九晶体管的第二极连接，第十晶体管的栅极与第九晶体管的栅极连接，第十晶体管的第二极与第一低电位线连接；第十一晶体管的第一极与第二控制线连接，第十一晶体管的栅极与第八晶体管的第二极连接；第十二晶体管的第一极与第十一晶体管的第二极连接，第十二晶体管的栅极与第九晶体管的栅极连接；第十三晶体管的第一极与第十二晶体管的第二极、第九晶体管的第二极连接，第十三晶体管的栅极与第十一晶体管的第二极连接，第十三晶体管的第二极与第二低电位线连接。

在其中一些实施方式中，第N级栅极驱动单元还包括第十四晶体管，第十四晶体管的第一极与上拉节点连接，第十四晶体管的栅极与第十一晶体管的第二极连接，第十四晶体管的第二极与第三低电位线连接。

在其中一些实施方式中，第八晶体管的沟道类型与第九晶体管的沟道类型、第十晶体管的沟道类型、第十一晶体管的沟道类型、第十二晶体管的沟道类型以及第十三晶体管的沟道类型相同。

在其中一些实施方式中，第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管均为N沟道型晶体管。

第二方面，本申请提供一种显示面板，该显示面板包括上述至少一实施方式中的栅极驱动电路。

本申请提供的栅极驱动电路及显示面板，在上拉节点处于高电位状态下，第二晶体管、第三晶体管以及第五晶体管导通，第一低电位线依次通过第三晶体管、第五晶体管可以在第五晶体管的第一极输出更低的电位；在上拉节点处于低电位状态下，第二晶体管、第三晶体管以及第五晶体管截止，第一控制线通过第一晶体管、第四晶体管可以在第五晶体管的第一极输出高电位，并控制第六晶体管处于导通状态，第二低电位线通过第六晶体管可以在第六晶体管的第一极提供更高的电位，从而使得第五晶体管更好地截止以改善第五晶体管的漏电流现象，进而提高了第五晶体管的第一极的高电位维持能力，这提高了由第一晶体管至第六晶体管构成的反相器的驱动能力。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为相关技术中栅极驱动电路的结构示意图。

图2为本申请实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图1为相关技术中栅极驱动电路的结构示意图，当上拉节点Q(N)处于高电位时，第二晶体管T52、第五晶体管T54导通，第五晶体管T54的第一极即节点P(N)被拉低至第三低电位信号VSSQ的电位，然而，此种状态下，第七晶体管T42的栅极电位、第七晶体管T42的第二极电位相同且均为第三低电位信号VSSQ的电位，导致由第一晶体管T51、第二晶体管T52、第四晶体管T53以及第五晶体管T54构成的第一反相器的输出端即节点P(N)的驱动能力不足，以至于不能够很好地控制第七晶体管T42处于截止状态，致使上拉节点Q(N)通过第七晶体管T42泄漏电荷。

当上拉节点Q(N)处于低电位时，第二晶体管T52、第五晶体管T54截止，第五晶体管T54的第一极即节点P(N)被拉低至第一控制线中传输的第一控制信号号的电位，然而，此种状态下，第五晶体管T54的栅极电位与第五晶体管T54的第二极的电位之差较大，导致第五晶体管T54的截止不彻底，即第五晶体管T54存在漏电流，节点P(N)的高电位不容易保持而下降；这也进而减小了第七晶体管T42的栅极电位与第七晶体管T42的第二极的电位之差，使得第七晶体管T42不能够饱和导通，降低了对上拉节点Q(N)的下拉效果。

有鉴于上述提及的反相器存在驱动能力不足的技术问题，本实施例提供了一种栅极驱动电路，如图2所示，该栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括第一晶体管T51、第二晶体管T52、第三晶体管T55、第四晶体管T53、第五晶体管T54以及第六晶体管T56，第一晶体管T51的第一极与第一晶体管T51的栅极、第一控制线连接；第二晶体管T52的第一极与第一晶体管T51的第二极连接，第二晶体管T52的栅极与上拉节点Q(N)连接；第三晶体管T55的第一极与第二晶体管T52的第二极连接，第三晶体管T55的栅极与第二晶体管T52的栅极连接，第三晶体管T55的第二极与第一低电位线连接；第四晶体管T53的第一极与第一控制线连接，第四晶体管T53的栅极与第一晶体管T51的第二极连接；第五晶体管T54的第一极与第四晶体管T53的第二极连接，第五晶体管T54的栅极与第二晶体管T52的栅极连接，第五晶体管T54的第二极与第二晶体管T52的第二极连接；第六晶体管T56的第一极与第五晶体管T54的第二极连接，第六晶体管T56的栅极与第四晶体管T53的第二极连接，第六晶体管T56的第二极与第二低电位线连接。

可以理解的是，本实施例提供的栅极驱动电路，在上拉节点Q(N)处于高电位状态下，第二晶体管T52、第三晶体管T55以及第五晶体管T54导通，第一低电位线依次通过第三晶体管T55、第五晶体管T54可以在第五晶体管T54的第一极输出更低的电位；在上拉节点Q(N)处于低电位状态下，第二晶体管T52、第三晶体管T55以及第五晶体管T54截止，第一控制线通过第一晶体管T51、第四晶体管T53可以在第五晶体管T54的第一极输出高电位，并控制第六晶体管T56处于导通状态，第二低电位线通过第六晶体管T56可以在第六晶体管T56的第一极提供更高的电位，从而使得第五晶体管T54更好地截止以改善第五晶体管T54的漏电流现象，进而提高了第五晶体管T54的第一极的高电位维持能力，这提高了由第一晶体管T51至第六晶体管T56构成的第一反相器的驱动能力。

需要进行说明的是，第一极可以为源极或者漏极中的一个，第二极可以为源极或者漏极中的另一个。例如，第一极为源极时，第二极可以为漏极；或者，第一极为漏极时，第二极可以为源极。

其中，第一控制线用于传输第一控制信号LC1。

在其中一个实施例中，第一低电位线用于传输第一低电位信号VSSX，第二低电位线用于传输第二低电位信号VSSG，第一低电位信号VSSX的电平低于第二低电位信号VSSG的电平。

需要进行说明的是，第一低电位信号VSSX的电平低于第二低电位信号VSSG的电平，可以在上拉节点Q(N)处于高电位状态下，第一低电位线依次通过第三晶体管T55、第五晶体管T54在第五晶体管T54的第一极输出更低的电位；在上拉节点Q(N)处于低电位状态下，第二低电位线通过第六晶体管T56在第六晶体管T56的第一极提供更高的电位。

在其中一个实施例中，第一晶体管T51的沟道类型与第二晶体管T52的沟道类型、第三晶体管T55的沟道类型、第四晶体管T53的沟道类型、第五晶体管T54的沟道类型以及第六晶体管T56的沟道类型相同。

在其中一个实施例中，第N级栅极驱动单元还包括第七晶体管T42，第七晶体管T42的第一极与上拉节点Q(N)连接，第七晶体管T42的栅极与第四晶体管T53的第二极连接，第七晶体管T42的第二极与第三低电位线连接；其中，第三低电位线用于传输第三低电位信号VSSQ，第三低电位信号VSSQ的电平大于第一低电位信号VSSX的电平，且第三低电位信号VSSQ的电平小于第二低电位信号VSSG的电平。

需要进行说明的是，本实施例可以在上拉节点Q(N)处于高电位状态下，第五晶体管T54的第一极输出第一低电位信号VSSX，进而使得第七晶体管T42的栅极即节点P(N)的电位为第一低电位信号VSSX的电位，第七晶体管T42的源极即第七晶体管T42的第二极的电位为第三低电位信号VSSQ的电位，由于第七晶体管T42的栅极与源极之间的压差Vgs小于零，进而使得第七晶体管T42更彻底地截止，能够减少或者避免上拉节点Q(N)通过第七晶体管T42泄漏电荷，有利于保持上拉节点Q(N)的电位稳定。

本实施例还可以在上拉节点Q(N)处于低电位状态下，第五晶体管T54的第一极输出第一控制信号LC1，第六晶体管T56导通，第五晶体管T54的第二极即节点L(N)具有第二低电位信号VSSG的电位，相较于具有第一低电位信号VSSX的电位，第五晶体管T54的栅极与源极之间的压差Vgs更小，进而使得第五晶体管T54更彻底地截止，能够减少或者避免节点P(N)通过第五晶体管T54泄漏电荷，有利于保持节点P(N)的电位稳定，进而使得第七晶体管T42能够更接近于或者处于饱和导通状态，这有利于提高对上拉节点Q(N)的下拉效果。

在其中一个实施例中，第一晶体管T51、第二晶体管T52、第三晶体管T55、第四晶体管T53、第五晶体管T54、第六晶体管T56以及第七晶体管T42均为N沟道型晶体管。

在其中一个实施例中，第N级栅极驱动单元还包括第八晶体管T61、第九晶体管T62、第十晶体管T65、第十一晶体管T63、第十二晶体管T64以及第十三晶体管T66，第八晶体管T61的第一极与第八晶体管T61的栅极、第二控制线连接；第九晶体管T62的第一极与第八晶体管T61的第二极连接，第九晶体管T62的栅极与上拉节点Q(N)连接；第十晶体管T65的第一极与第九晶体管T62的第二极连接，第十晶体管T65的栅极与第九晶体管T62的栅极连接，第十晶体管T65的第二极与第一低电位线连接；第十一晶体管T63的第一极与第二控制线连接，第十一晶体管T63的栅极与第八晶体管T61的第二极连接；第十二晶体管T64的第一极与第十一晶体管T63的第二极连接，第十二晶体管T64的栅极与第九晶体管T62的栅极连接；第十三晶体管T66的第一极与第十

二晶体管T64的第二极、第九晶体管T62的第二极连接，第十三晶体管T66的5栅极与第十一晶体管T63的第二极连接，第十三晶体管T66的第二极与第二低

电位线连接。

需要进行说明的是，在上拉节点Q(N)处于高电位状态下，第九晶体管T62、第十晶体管T65以及第十二晶体管T64导通，第一低电位线依次通过第

十晶体管T65、第十二晶体管T64可以在第十二晶体管T64的第一极输出更低0的电位；在上拉节点Q(N)处于低电位状态下，第九晶体管T62、第十晶体管T65以及第十二晶体管T64截止，第二控制线通过第八晶体管T61、第十一晶体管T63可以在第十二晶体管T64的第一极输出高电位，并控制第十三晶体管T66处于导通状态，第二低电位线通过第十三晶体管T66可以在第十三晶体管

T66的第一极提供更高的电位，从而使得第十二晶体管T64更好地截止以改善5第十二晶体管T64的漏电流现象，进而提高了第十二晶体管T64的第一极的高

电位维持能力，这提高了由第八晶体管T61至第十三晶体管T66构成的第二反相器的驱动能力。

需要进行说明的是，第二控制线用于传输第二控制信号LC2。其中，第二

控制信号为高电位时，第一控制信号为低电位；或者，第二控制信号为低电位0时，第一控制信号为高电位，如此可以使得第一反相器与第二反相器交替工作。

在其中一个实施例中，第N级栅极驱动单元还包括第十四晶体管T43，第十四晶体管T43的第一极与上拉节点Q(N)连接，第十四晶体管T43的栅极与第十一晶体管T63的第二极连接，第十四晶体管T43的第二极与第三低电位线连接。

5需要进行说明的是，本实施例可以在上拉节点Q(N)处于高电位状态下，

第十二晶体管T64的第一极输出第一低电位信号VSSX，进而使得第十四晶体管T43的栅极即节点K(N)的电位为第一低电位信号VSSX的电位，第十四晶体管T43的源极即第十四晶体管T43的第二极的电位为第三低电位信号VSSQ的电位，由于第十四晶体管T43的栅极与源极之间的压差Vgs小于零，进而使得第十四晶体管T43更彻底地截止，能够减少或者避免上拉节点Q(N)通过第十四晶体管T43泄漏电荷，有利于保持上拉节点Q(N)的电位稳定。

在其中一个实施例中，第八晶体管T61的沟道类型与第九晶体管T62的沟道类型、第十晶体管T65的沟道类型、第十一晶体管T63的沟道类型、第十二晶体管T64的沟道类型以及第十三晶体管T66的沟道类型相同。

本实施例还可以在上拉节点Q(N)处于低电位状态下，第十二晶体管T64的第一极输出第二控制信号LC2，第十三晶体管T66导通，第十二晶体管T64的第二极即节点R(N)具有第二低电位信号VSSG的电位，相较于具有第一低电位信号VSSX的电位，第十二晶体管T64的栅极与源极之间的压差Vgs更小，进而使得第十二晶体管T64更彻底地截止，能够减少或者避免节点K(N)通过第十二晶体管T64泄漏电荷，有利于保持节点K(N)的电位稳定，进而使得第十四晶体管T43能够更接近于或者处于饱和导通状态，这有利于提高对上拉节点Q(N)的下拉效果。

在其中一个实施例中，第八晶体管T61、第九晶体管T62、第十晶体管T65、第十一晶体管T63、第十二晶体管T64、第十三晶体管T66以及第十四晶体管T43均为N沟道型晶体管。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T32，晶体管T32的第一极与第N级扫描线连接，晶体管T32的第二极与第二低电位线连接，晶体管T32的栅极与节点P(N)连接。

需要进行说明的是，第N级扫描线用于传输第N级扫描信号G(N)。晶体管T32可以但不限于为N沟道型薄膜晶体管，当节点P(N)的电位为高电位时，晶体管T32导通以拉低第N级扫描信号G(N)的电位至第二低电位信号VSSG的电位。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T33，晶体管T33的第一极与第N级扫描线连接，晶体管T33的第二极与第二低电位线连接，晶体管T33的栅极与节点K(N)连接。

需要进行说明的是，晶体管T33可以但不限于为N沟道型薄膜晶体管，当节点K(N)的电位为高电位时，晶体管T33导通以拉低第N级扫描信号G(N)的电位至第二低电位信号VSSG的电位。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T72，晶体管T72的第一极与第N级级联线连接，晶体管T72的第二极与第三低电位线连接，晶体管T72的栅极与节点P(N)连接。

需要进行说明的是，第N级级联线用于传输第N级级联信号ST(N)。晶体管T72可以但不限于为N沟道型薄膜晶体管，当节点P(N)的电位为高电位时，晶体管T72导通以拉低第N级级联信号ST(N)的电位至第三低电位信号VSSQ的电位。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T73，晶体管T73的第一极与第N级级联线连接，晶体管T73的第二极与第三低电位线连接，晶体管T73的栅极与节点K(N)连接。

需要进行说明的是，晶体管T73可以但不限于为N沟道型薄膜晶体管，当节点K(N)的电位为高电位时，晶体管T73导通以拉低第N级级联信号ST(N)的电位至第三低电位信号VSSQ的电位。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T11，晶体管T11的第一极与晶体管T11的栅极、第N-4级级联线连接，晶体管T11的第二极与上拉节点Q(N)连接。

需要进行说明的是，第N-4级级联线用于传输第N-4级级联信号ST(N-4)。晶体管T11可以但不限于为N沟道型薄膜晶体管。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T44，晶体管T44的第一极与上拉节点Q(N)连接，晶体管T44的第二极与第三低电位线连接，晶体管T44的栅极与复位线连接。

需要进行说明的是，复位线用于传输复位信号Reset。晶体管T44可以但不限于为N沟道型薄膜晶体管，当复位信号Reset为高电位时，通过第三低电位信号VSSQ对上拉节点Q(N)的电位进行复位。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T22，晶体管T22的第一极与时钟线连接，晶体管T22的第二极与第N级级联线连接，晶体管T22的栅极与上拉节点Q(N)连接。

需要进行说明的是，时钟线用于传输时钟信号CLK。第N级级联线用于传输第N级级联信号ST(N)。晶体管T22可以但不限于为N沟道型薄膜晶体管，当上拉节点Q(N)的电位为高电位时，时钟信号CLK通过晶体管T22输出为第N级级联信号ST(N)。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T21，晶体管T21的第一极与时钟线连接，晶体管T21的第二极与第N级扫描线连接，晶体管T21的栅极与上拉节点Q(N)连接。

需要进行说明的是，晶体管T21可以但不限于为N沟道型薄膜晶体管，当上拉节点Q(N)的电位为高电位时，时钟信号CLK通过晶体管T21输出为第N级扫描信号G(N)。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T41，晶体管T41的第一极与上拉节点Q(N)连接，晶体管T41的第二极与第二低电位线连接，晶体管T41的栅极与第N+4级级联线连接。

需要进行说明的是，第N+4级级联线用于传输第N+4级级联信号ST(N+4)。晶体管T41可以但不限于为N沟道型薄膜晶体管，当第N+4级级联信号ST(N+4)为高电位时，上拉节点Q(N)的电位被下拉至第二低电位信号VSSG的电位。

在其中一个实施例中，第N级栅极驱动单元还包括晶体管T31，晶体管T31的第一极与第N级扫描线连接，晶体管T31的第二极与第二低电位线连接，晶体管T31的栅极与第N+4级级联线连接。

需要进行说明的是，晶体管T31可以但不限于为N沟道型薄膜晶体管，当第N+4级级联信号ST(N+4)为高电位时，第N级扫描信号G(N)的电位被下拉至第二低电位信号VSSG的电位。

综上，上述的栅极驱动电路不仅提高了上拉节点Q(N)的电压保持能力，还实现较好的下拉维持功能，进而提高了栅极驱动电路的可靠性。

在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括上述至少一实施例中的栅极驱动电路。

可以理解的是，本实施例提供的显示面板，由于该显示面板包括了上述至少一实施例中的栅极驱动电路，因此，同样能够在上拉节点Q(N)处于高电位状态下，第二晶体管T52、第三晶体管T55以及第五晶体管T54导通，第一低电位线依次通过第三晶体管T55、第五晶体管T54可以在第五晶体管T54的第一极输出更低的电位；在上拉节点Q(N)处于低电位状态下，第二晶体管T52、第三晶体管T55以及第五晶体管T54截止，第一控制线通过第一晶体管T51、第四晶体管T53可以在第五晶体管T54的第一极输出高电位，并控制第

六晶体管T56处于导通状态，第二低电位线通过第六晶体管T56可以在第六晶5体管T56的第一极提供更高的电位，从而使得第五晶体管T54更好地截止以改

善第五晶体管T54的漏电流现象，进而提高了第五晶体管T54的第一极的高电位维持能力，这提高了由第一晶体管T51至第六晶体管T56构成的第一反相器的驱动能力。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详0述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人

员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对5其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括：

第一晶体管，所述第一晶体管的第一极与所述第一晶体管的栅极、第一控制线连接；

第二晶体管，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的栅极与上拉节点连接；

第三晶体管，所述第三晶体管的第一极与所述第二晶体管的第二极连接，所述第三晶体管的栅极与所述第二晶体管的栅极连接，所述第三晶体管的第二极与第一低电位线连接；

第四晶体管，所述第四晶体管的第一极与所述第一控制线连接，所述第四晶体管的栅极与所述第一晶体管的第二极连接；

第五晶体管，所述第五晶体管的第一极与所述第四晶体管的第二极连接，所述第五晶体管的栅极与所述第二晶体管的栅极连接，所述第五晶体管的第二极与所述第二晶体管的第二极连接；

第六晶体管，所述第六晶体管的第一极与所述第五晶体管的第二极连接，所述第六晶体管的栅极与所述第四晶体管的第二极连接，所述第六晶体管的第二极与第二低电位线连接。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一低电位线用于传输第一低电位信号，所述第二低电位线用于传输第二低电位信号，所述第一低电位信号的电平低于所述第二低电位信号的电平。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括第七晶体管，所述第七晶体管的第一极与所述上拉节点连接，所述第七晶体管的栅极与所述第四晶体管的第二极连接，所述第七晶体管的第二极与第三低电位线连接；

其中，所述第三低电位线用于传输第三低电位信号，所述第三低电位信号的电平大于所述第一低电位信号的电平，且所述第三低电位信号的电平小于所述第二低电位信号的电平。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一晶体管的沟道类型与所述第二晶体管的沟道类型、所述第三晶体管的沟道类型、所述第四晶体管的沟道类型、所述第五晶体管的沟道类型以及所述第六晶体管的沟道类型相同。

5.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管均为N沟道型晶体管。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：

第八晶体管，所述第八晶体管的第一极与所述第八晶体管的栅极、第二控制线连接；

第九晶体管，所述第九晶体管的第一极与所述第八晶体管的第二极连接，所述第九晶体管的栅极与所述上拉节点连接；

第十晶体管，所述第十晶体管的第一极与所述第九晶体管的第二极连接，所述第十晶体管的栅极与第九晶体管的栅极连接，所述第十晶体管的第二极与所述第一低电位线连接；

第十一晶体管，所述第十一晶体管的第一极与所述第二控制线连接，所述第十一晶体管的栅极与所述第八晶体管的第二极连接；

第十二晶体管，所述第十二晶体管的第一极与所述第十一晶体管的第二极连接，所述第十二晶体管的栅极与所述第九晶体管的栅极连接；

第十三晶体管，所述第十三晶体管的第一极与所述第十二晶体管的第二极、所述第九晶体管的第二极连接，所述第十三晶体管的栅极与所述第十一晶体管的第二极连接，所述第十三晶体管的第二极与所述第二低电位线连接。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括第十四晶体管，所述第十四晶体管的第一极与所述上拉节点连接，所述第十四晶体管的栅极与所述第十一晶体管的第二极连接，所述第十四晶体管的第二极与第三低电位线连接。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第八晶体管的沟道类型与所述第九晶体管的沟道类型、所述第十晶体管的沟道类型、所述第十一晶体管的沟道类型、所述第十二晶体管的沟道类型以及所述第十三晶体管的沟道类型相同。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管以及所述第十四晶体管均为N沟道型晶体管。

10.一种显示面板，其特征在于，所述显示面板包括如权利要求1-9任一项所述的栅极驱动电路。

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