KR20140137646A - 쉬프트 레지스터 - Google Patents

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KR20140137646A
KR20140137646A KR1020130058405A KR20130058405A KR20140137646A KR 20140137646 A KR20140137646 A KR 20140137646A KR 1020130058405 A KR1020130058405 A KR 1020130058405A KR 20130058405 A KR20130058405 A KR 20130058405A KR 20140137646 A KR20140137646 A KR 20140137646A
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Abstract

본 발명은 스테이지의 출력을 안정화시킬 수 있는 쉬프트 레지스터에 관한 것으로, 위상차를 갖는 다수의 클럭펄스들 중 적어도 하나를 공급받으며, 자신의 출력단자를 통해 스캔펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; n번째 스테이지(n은 자연수)는, 세트 노드에 인가된 전압에 따라 제어되며, 제 1 클럭펄스를 전송하는 제 1 클럭전송라인과 그 해당 스테이지의 출력단자 사이에 접속된 풀업 스위칭소자; 상기 세트 노드에 인가된 전압이 액티브 상태일 때 리세트 노드의 전압이 비액티브 상태를 갖도록 제어하고, 상기 세트 노드에 인가된 전압이 비액티브 상태일 때 상기 리세트 노드의 전압이 액티브 상태와 비액티브 상태를 번갈아가며 갖도록 제어하는 반전부; 및, 상기 리세트 노드에 인가된 전압에 따라 세트 노드의 전압을 제어하는 리세트 스위칭소자를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스테이지의 출력을 안정화시킬 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
여기서, 게이트 라인들은 스캔펄스에 의해 차례로 구동되는데, 이러한 스캔펄스는 쉬프트 레지스터를 포함한 게이트 구동회로에 의해 발생된다.
이러한 쉬프트 레지스터는, 순차적으로 스캔펄스들을 출력하는 다수의 스테이지들을 포함한다.
종래의 스테이지는 세트 노드 및 리세트 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 세트 노드의 신호상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 그리고, 리세트 노드의 신호상태에 따라 방전용전압을 출력하는 풀다운 스위칭소자를 구비한다.
여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다.
이때, 세트 노드가 충전상태 일 때는 풀업 스위칭소자로부터는 스캔펄스(가 출력되고, 리세트 노드가 충전상태 일 때는 출력부의 풀다운 스위칭소자로부터 방전용전압이 출력된다.
풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 방전용전압은 해당 게이트 라인에 공급된다.
여기서, 풀업 스위칭소자의 게이트전극은 세트 노드에 접속되며, 드레인전극은 클럭펄스가 인가되는 클럭라인에 접속되며, 소스단자는 게이트 라인에 접속된다. 클럭펄스는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자의 드레인단자에 공급된다. 이때, 풀업 스위칭소자는 매 주기마다 입력되는 하이 상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다.
이 특정 시점이란, 세트 노드가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 세트 노드가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 스캔펄스의 출력 이후 세트 노드가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자는 한 프레임에 한 번의 스캔펄스를 출력하게 된다. 그런데, 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 세트 노드가 방전된 상태에서도 클럭펄스는 상기 풀업 스위칭소자의 드레인전극에 계속해서 입력되게 된다.
다시 말하면, 풀업 스위칭소자는 한 프레임동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인단자에 입력되는 클럭펄스를 스캔펄스로 출력한다.
이후, 풀업 스위칭소자는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 이 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 드레인전극에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 풀업 스위칭소자의 드레인전극에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트전극이 접속된 세트 노드와 풀업 스위칭소자의 드레인전극간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 세트 노드에는 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다.
그러면, 세트 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 세트 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 세트 노드가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임 기간동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.
이와 같이, 상기 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 클럭펄스가 출력될 때마다 출력단자에 인가된 방전용전압을 세트 노드에 주기적으로 공급하여 그 노드에 누적된 전압을 계속적으로 방전시킴으로써, 멀티 출력을 방지할 수 있는 쉬프트 레지스터 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 위상차를 갖는 다수의 클럭펄스들 중 적어도 하나를 공급받으며, 자신의 출력단자를 통해 스캔펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; n번째 스테이지(n은 자연수)는, 세트 노드에 인가된 전압에 따라 제어되며, 제 1 클럭펄스를 전송하는 제 1 클럭전송라인과 그 해당 스테이지의 출력단자 사이에 접속된 풀업 스위칭소자; 상기 세트 노드에 인가된 전압이 액티브 상태일 때 리세트 노드의 전압이 비액티브 상태를 갖도록 제어하고, 상기 세트 노드에 인가된 전압이 비액티브 상태일 때 상기 리세트 노드의 전압이 액티브 상태와 비액티브 상태를 번갈아가며 갖도록 제어하는 반전부; 상기 리세트 노드에 인가된 전압에 따라 세트 노드의 전압을 제어하는 리세트 스위칭소자; 및, 상기 출력단자를 방전시키는 풀다운 스위칭소자를 포함하며; 세트 노드에 인가된 전압이 비액티브 상태일 때 상기 리세트 노드 전압의 액티브 상태는 제 1 클럭펄스의 라이징 에지를 포함함을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서는, 스테이지의 출력 기간 이후부터 이 스테이지로 하이 상태의 클럭펄스가 인가될 때마다 이의 세트 노드를 방전용전압(스테이지의 출력단자에 인가된 방전용전압)으로 주기적으로 방전시킨다. 이에 따라 그 스테이지내의 풀업 스위칭소자가 자신의 출력 기간이 아닌 다른 기간에 스캔펄스를 출력하는 문제점을 제거할 수 있다.
도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면
도 5는 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면
도 6은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면
도 7은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면
도 8은 하나의 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 9는 제 1 실시예에 따른 반전부의 상세 구성도
도 10은 제 2 실시예에 따른 반전부의 상세 구성도
도 11은 제 3 실시예에 따른 반전부의 상세 구성도
도 12는 제 4 실시예에 따른 반전부의 상세 구성도
도 13은 제 5 실시예에 따른 반전부의 상세 구성도
도 14는 제 6 실시예에 따른 반전부의 상세 구성도
도 15는 제 7 실시예에 따른 반전부의 상세 구성도
도 16은 제 8 실시예에 따른 반전부의 상세 구성도
도 17은 n번째 스테이지의 회로 구성에 대한 제 1 실시예를 나타낸 도면
도 18은 본 발명의 제 2 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 19는 본 발명의 제 3 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 20은 본 발명의 제 4 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(STn-2 내지 STn+2)을 포함한다. 여기서, 각 스테이지들은 각각의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(SPn-2 내지 SPn+2)를 출력한다.
각 스테이지(STn-2 내지 STn+2)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, 도 1에 도시된 바와 같이, n-2번째 스테이지(STn-2)가 n-2번째 스캔펄스(SPn-2)를 출력하고, 이어서 n-1번째 스테이지(STn-1)가 n-1번째 스캔펄스(SPn-1)를 출력하고, 다음으로, n번째 스테이지(STn)가 n번째 스캔펄스(SPn)를 출력한다.
한편, 도면에 도시하지 않았지만, 이 쉬프트 레지스터는 가장 마지막으로 스캔펄스를 출력하는 스테이지 및 마지막에서 두 번째 스캔펄스를 출력하는 스테이지를 리셋시키기 위한 더미 스테이지들을 더 포함할 수 있다. 이 더미 스테이지들은 게이트 라인에 접속되지 않는다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 이 표시부의 둘러싸는 비표시부를 갖는데, 이러한 쉬프트 레지스터는 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 각 스테이지는 충전용전압(VDD)과, 제 1 내지 제 3 방전용전압을 공급받는다. 또한 각 스테이지는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 3개를 인가받는다. 쉬프트 레지스터의 구성에 따라 하나의 스테이지에 공급되는 클럭펄스들의 수는 변경될 수 있다.
한편, 도시되지 않았지만, 이 스테이지들 중 한 프레임에서 가장 먼저 스캔펄스를 출력하는 첫 번째 스테이지는 스타트 펄스를 더 공급받는다.
충전용전압(VDD)은 주로 각 스테이지의 노드들을 충전시키는데 사용되며, 방전용전압(VSS)은 주로 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.
충전용전압(VDD)은 모두 직류 전압으로서 이는 정극성을 나타내며, 제 1 내지 제 3 방전용전압은 부극성을 나타낸다. 한편, 이 제 1 내지 제 3 방전용전압(VSS)은 접지전압이 될 수 있다. 또한, 이 제 1 내지 제 3 방전용전압들은 모두 다른 크기를 가질 수도 있다.
제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)가 서로 동기될 때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지의 스캔펄스를 생성하거나 또는 세트(또는 리세트) 동작을 수행하는데 사용된다.
본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.
각 클럭펄스는 한 프레임 기간동안 여러 번 출력되지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.
여기서 어느 신호의 액티브 상태란 이 신호가 해당 스위칭소자에 공급될 때 이 스위칭소자를 턴-온시킬 수 있는 레벨의 상태를 의미한다. 반면, 어느 신호의 비액티브 상태란 이 신호가 해당 스위칭소자에 공급될 때 이 스위칭소자를 턴-오프시킬 수 있는 레벨의 상태를 의미한다. 예를 들어, 스위칭소자가 n타입일 경우, 이에 공급되는 신호의 액티브 상태란 상대적으로 높은 하이레벨의 전압을 의미한다. 반면 비액티브 상태란 상대적으로 낮은 로우레벨의 전압을 의미한다. 이후 설명되는 “액티브 상태” 및 “비액티브 상태”는 전술된 의미를 갖는다.
각 스테이지가 스캔펄스를 출력하기 위해서는 각 스테이지의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 예를 들어, n번째 스테이지는 n-1번째 스테이지로부터의 스캔펄스에 의해 인에이블된다.
또한, 각 스테이지는 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스 또는 클럭펄스에 응답하여 디스에이블된다. 스테이지가 디스에이블된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다. 예를 들어, n번째 스테이지는 n+2번째 스테이지로부터의 스캔펄스에 의해 디스에이블된다.
한편, 본 발명에 따르면, 스테이지가 디스에이블된 후 이 스테이지의 리세트 노드가 주기적으로 충전됨으로 인해 이 스테이지의 세트 노드의 전압이 안정적으로 유지될 수 있는 바, 결국 이를 통해 스테이지의 출력이 안정적으로 발생된다. 예를 들어, 도 2에 도시된 바와 같이, n번째 스테이지의 디스에이블 기간(T4) 이후에 특정 기간(T5, T9, T13, T17, ...) 마다 주기적으로 리세트 노드의 전압이 하이 상태로 충전됨을 알 수 있는 바, 이 리세트 노드가 하이 상태로 충전될 때 마다 그 해당 스테이지는 자신의 세트 노드의 전압을 로우 상태로 방전시킨다. 여기서, 전술된 특정 기간은 스테이지마다 다르게 설정될 수 있는 바, 예를 들어 전술된 n번째 스테이지에 대한 특정 기간은 제 1 클럭펄스가 하이 상태로 되는 기간에 대응된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 n번째 스테이지(STn)는, 도 3에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 반전부(INV), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 n-1번째 스테이지(STn-1)로부터의 스캔펄스(SPn-1)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인(VDL)(VDL)과 세트 노드(Q) 사이에 접속된다. 이 제 1 스위칭소자(Tr1)는 n-1번째 스테이지(STn-1)로부터의 스캔펄스(SPn-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 전송한다.
n번째 스테이지(STn)에 구비된 반전부(INV)는 세트 노드(Q)에 인가된 전압이 액티브 상태일 때 리세트 노드(Qb)의 전압이 비액티브 상태를 갖도록 제어하는 반면, 세트 노드(Q)에 인가된 전압이 비액티브 상태일 때 리세트 노드(Qb)의 전압이 액티브 상태와 비액티브 상태를 번갈아가며 갖도록 제어한다.
n번째 스테이지(STn)에 구비된 리세트 스위칭소자(RSW)는 리세트 노드(Qb)에 인가된 전압에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 리세트 스위칭소자(RSW)는 리세트 노드(Qb)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 전송한다.
n번째 스테이지(STn)에 구비된 풀업 스위칭소자(Tu)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 제 2 클럭펄스(CLK2)를 전송하는 제 2 클럭전송라인(CTL2)(CTL2)과 그 해당 스테이지의 출력단자(OTn) 사이에 접속된다. 이 풀업 스위칭소자(Tu)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 클럭펄스(CLK2)를 출력단자(OTn)로 전송한다.
n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Td)는 제 3 클럭전송라인(CTL3)으로부터의 제 3 클럭펄스(CLK3)에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OTn)와 제 2 클럭전송라인(CTL2) 사이에 접속된다. 이 풀다운 스위칭소자(Td)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 클럭펄스(CLK2)를 n번째 스테이지(STn)의 출력단자(OTn)로 전송한다. 여기서, 이 풀다운 스위칭소자(Td)로 공급되는 클럭펄스는, 풀업 스위칭소자(Tu)로 공급되는 클럭펄스와 중첩하지 않는 펄스라면 어느 것이라도 가능하다. 예를 들어, 풀업 스위칭소자(Tu)로 공급되는 클럭펄스가 제 2 클럭펄스(CLK2)라면, 이 풀다운 스위칭소자(Td)로 공급되는 클럭펄스는 제 1 클럭펄스(CLK1), 제 3 클럭펄스(CLK3) 및 제 4 클럭펄스(CLK4) 중 어느 하나가 될 수 있다.
전술된 리세트 스위칭소자(RSW)는, 세트 노드(Q)가 액티브 상태의 전압(즉, 하이 상태의 전압)일 때, 턴-오프된 상태를 유지함으로써 출력 기간(스캔펄스의 출력 기간)에 세트 노드(Q)의 전압에 영향을 주지 않는다. 그러나, 이 리세트 스위칭소자(RSW)는, 세트 노드가(Q)가 비액티브 상태의 전압(즉, 로우 상태의 전압)일 때, 턴-온 동작과 턴-오프 동작을 번갈아 가며 수행함으로써 세트 노드(Q)의 전압을 주기적으로 방전시킨다. 즉, 이 리세트 스위칭소자(RSW)가 턴-온될 때 마다 제 1 방전용전압(VSS1)이 세트 노드(Q)로 제공되는 바, 이로 인해 출력 기간 이후의 세트 노드(Q)의 전압이 상승되는 것이 방지될 수 있다. 따라서 스테이지의 출력이 안정화된다.
제 2 실시예
도 4는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 4는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 n번째 스테이지(STn)는, 도 4에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 반전부(INV), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 2 실시예에서의 제 1 스위칭소자(Tr1), 반전부(INV), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
도 4에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 리세트 스위칭소자(RSW)는 리세트 노드(Qb)에 인가된 전압에 따라 제어되며, 세트 노드(Q)와 n번째 스테이지(STn)의 출력단자(OTn) 사이에 접속된다. 이 리세트 스위칭소자(RSW)는 리세트 노드(Qb)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 그 출력단자(OTn)의 전압을 세트 노드(Q)로 전송한다.
도 4에서의 리세트 스위칭소자(RSW) 역시 세트 노드(Q)가 액티브 상태의 전압(즉, 하이 상태의 전압)일 때, 턴-오프된 상태를 유지함으로써 출력 기간에 세트 노드(Q)의 전압에 영향을 주지 않는다. 그러나, 이 리세트 스위칭소자(RSW)는, 세트 노드가(Q)가 비액티브 상태의 전압(즉, 로우 상태의 전압)일 때, 턴-온 동작과 턴-오프 동작을 번갈아 가며 수행함으로써 세트 노드(Q)의 전압을 주기적으로 방전시킨다. 즉, 이 리세트 스위칭소자(RSW)가 턴-온될 때 마다 출력단자(OTn)의 전압(출력 기간에 이 출력단자의 전압은 비액티브 상태로 유지됨)이 세트 노드(Q)로 제공되는 바, 이로 인해 출력 기간 이후의 세트 노드(Q)의 전압이 상승되는 것이 방지될 수 있다. 따라서 스테이지의 출력이 안정화된다.
제 3 실시예
도 5는 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 5는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 n번째 스테이지(STn)는, 도 5에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 반전부(INV), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 3 실시예에서의 제 1 스위칭소자(Tr1), 반전부(INV), 풀업 스위칭소자(Tu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 3 실시예에서의 리세트 스위칭소자(RSW)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 2 실시예를 참조한다.
도 5에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Td)는 제 3 클럭전송라인(CTL3)으로부터의 제 3 클럭펄스(CLK3)에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OTn)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 풀다운 스위칭소자(Td)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 출력단자(OTn)로 전송한다.
제 4 실시예
도 6은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 6은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 n번째 스테이지(STn)는, 도 6에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 반전부(INV), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 4 실시예에서의 제 1 스위칭소자(Tr1), 반전부(INV), 풀업 스위칭소자(Tu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 4 실시예에서의 리세트 스위칭소자(RSW)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 2 실시예를 참조한다.
도 6에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Td)는 리세트 노드(Qb)의 전압에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OTn)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 풀다운 스위칭소자(Td)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 출력단자(OTn)로 전송한다.
제 5 실시예
도 7은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 7은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 n번째 스테이지(STn)는, 도 7에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 반전부(INV), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 5 실시예에서의 제 1 스위칭소자(Tr1), 반전부(INV), 리세트 스위칭소자(RSW) 및 풀업 스위칭소자(Tu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 5 실시예에서의 풀다운 스위칭소자(Td)는 전술된 제 4 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 4 실시예를 참조한다.
도 8은 하나의 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 전술된 제 1 내지 제 5 실시예에 따른 스테이지는 도 8에 도시된 4개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
n번째 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 n-1번째 스테이지(STn-1)로부터의 스캔펄스(SPn-1)에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 2 스위칭소자(Tr2)는 n-1번째 스테이지(STn-1)로부터의 스캔펄스(SPn-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다.
n번째 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 n+2번째 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 따라 제어되며, 세트 노드(Q)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인(VSL3) 사이에 접속된다. 이 제 3 스위칭소자(Tr3)는 n+2번째 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 전송한다. 한편, 이 n번째 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)은 전술된 제 3 방전용전원라인(VSL3) 대신 제 2 클럭전송라인(CTL2)에 접속될 수도 있다.
n번째 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 n번째 스테이지(STn)로부터의 스캔펄스(SPn)에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OTn)와 제 1 클럭전송라인(CTL1)(CLK1) 사이에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 n번째 스테이지(STn)로부터의 스캔펄스(SPn)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 클럭펄스(CLK1)를 출력단자(OTn)로 전송한다.
n번째 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 n+2번째 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 따라 제어되며, 리세트 노드(Q)와 정전압(Vd)을 전송하는 정전원전송라인(VdL) 사이에 접속된다. 이 제 5 스위칭소자(Tr5)는 n+2번째 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 정전압(Vd)을 리세트 노드(Qb)로 전송한다. 여기서, 정전압(Vd)은 전술된 충전용전압(VDD)과 같은 레벨을 가질 수 있다.
반전부(INV)의 제 1 실시예
도 9는 제 1 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 9에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)를 포함한다.
n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 제 A 클럭전송라인(CTLA)으로부터의 제 A 클럭펄스(CLKA)에 따라 제어되며, 고전압(VH)을 전송하는 고전원라인(VHL)과 리세트 노드(Qb) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 제 A 클럭펄스(CLKA)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(Qb)로 전송한다. 여기서, 제 A 클럭펄스(CLKA)는 1보다 작은 듀티비(duty ratio)를 갖는 클럭펄스가 될 수 있다. 한편, 이 제 A 클럭펄스(CLKA)는 전술된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나가 될 수 있는 바, 예를 들어 n번째 스테이지(STn)의 제 1 반전 스위칭소자(iTr1)에 공급되는 제 A 클럭펄스(CLKA)는 그 스테이지(STn)의 풀업 스위칭소자(Tu)에 공급되는 클럭펄스(CLK2)와 동일할 수 있다. 한편, 이 제 A 클럭펄스(CLKA) 대신 고전압(VH)이 제 1 반전 스위칭소자(iTr1)로 공급될 수 있다. 여기서, 고전압은 전술된 충전용전압(VDD)과 동일한 레벨을 가질 수 있다.
n번째 스테이지(STn)에 구비된 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다.
n번째 스테이지(STn)에 구비된 제 3 반전 스위칭소자(iTr3)는 제 B 클럭전송라인(CTLB)으로부터의 제 B 클럭펄스(CLKB)에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 제 B 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다. 여기서, 제 B 클럭펄스(CLKB)는 1보다 작은 듀티비를 갖는 클럭펄스가 될 수 있는 바, 이때 이 제 B 클럭펄스(CLKB)는 전술된 풀업 스위칭소자에 공급되는 클럭펄스(CLK2)의 라이징에지 시점에 로우 상태를 갖는다. 한편, 이 제 B 클럭펄스(CLKB)는 전술된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 어느 하나가 될 수 있는 바, 예를 들어 n번째 스테이지(STn)의 제 2 반전 스위칭소자(iTr2)에 공급되는 제 B 클럭펄스(CLKB)는 그 스테이지(STn)의 풀다운 스위칭소자(Tu)에 공급되는 클럭펄스(CLK3)와 동일할 수 있다.
반전부(INV)의 제 2 실시예
도 10은 제 2 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 10에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)를 포함한다.
여기서, 제 2 실시예에서의 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
도 10에서의 n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 충전용전원라인(VDL)으로부터의 충전용전압(VDD)에 따라 제어되며, 제 A 클럭전송라인(CTLA)과 리세트 노드(Qb) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 충전용전압(VDD)에 따라 턴-온되어 제 A 클럭펄스(CLKA)를 리세트 노드(Qb)로 전송한다. 이 제 A 클럭펄스(CLKA)는 제 1 실시예에서 설명된 그것과 동일하다.
반전부(INV)의 제 3 실시예
도 11은 제 3 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 11에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)를 포함한다.
여기서, 제 3 실시예에서의 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
도 11에서의 n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 제 A 클럭전송라인(CTLA)으로부터의 제 A 클럭펄스(CLKA)에 따라 제어되며, 제 A 클럭전송라인(CTLA)과 리세트 노드(Qb) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 제 A 클럭펄스(CLKA)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 A 클럭펄스(CLKA)를 리세트 노드(Qb)로 전송한다. 이 제 A 클럭펄스(CLKA)는 제 1 실시예에서 설명된 그것과 동일하다.
반전부(INV)의 제 4 실시예
도 12는 제 4 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 12에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)를 포함한다.
여기서, 제 4 실시예에서의 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
도 12에서의 n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전원라인(VHL)으로부터의 고전압(VH)에 따라 제어되며, 고전원라인(VHL)과 리세트 노드(Qb) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온되어 그 고전압(VH)을 리세트 노드(Qb)로 전송한다.
반전부(INV)의 제 5 실시예
도 13은 제 5 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 13에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 제 4 반전 스위칭소자(iTr4) 및 제 5 반전 스위칭소자(iTr5)를 포함한다.
n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 제 A 클럭전송라인(CTLA)으로부터의 제 A 클럭펄스(CLKA)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인(VDL)과 공통 노드(CN) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 제 A 클럭펄스(CLKA)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 공통 노드(CN)로 전송한다. 이 제 A 클럭펄스(CLKA)는 제 1 실시예에서 설명된 그것과 동일하다.
n번째 스테이지(STn)에 구비된 제 2 반전 스위칭소자(iTr2)는 공통 노드(CN)의 전압에 따라 제어되며, 충전용전원라인(VDL)과 리세트 노드(Qb) 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 리세트 노드(Qb)로 전송한다.
n번째 스테이지(STn)에 구비된 제 3 반전 스위칭소자(iTr3)는 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 공통 노드(CN)로 전송한다. 한편, 이 제 3 반전 스위칭소자(iTr3)의 게이트전극은 세트 노드(Q) 대신 제 B 클럭전송라인(CTLB)에 접속될 수 있다.
n번째 스테이지(STn)에 구비된 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다.
n번째 스테이지(STn)에 구비된 제 5 반전 스위칭소자(iTr5)는 제 B 클럭전송라인(CTLB)으로부터의 제 B 클럭펄스(CLKB)에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 5 반전 스위칭소자(iTr5)는 제 B 클럭펄스(CLKB)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다. 여기서, 제 B 클럭펄스(CLKB)는 전술된 제 1 실시예에서의 그것과 동일하다.
반전부(INV)의 제 6 실시예
도 14는 제 6 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 14에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 제 4 반전 스위칭소자(iTr4) 및 제 5 반전 스위칭소자(iTr5)를 포함한다.
여기서, 제 6 실시예에서의 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3) 및 제 4 반전 스위칭소자(iTr4)는 전술된 제 5 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 5 실시예를 참조한다.
도 14에서의 n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 제 A 클럭전송라인(CTLA)으로부터의 제 A 클럭펄스(CLKA)에 따라 제어되며, 제 A 클럭전송라인(CTLA)과 공통 노드(CN) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 제 A 클럭펄스(CLKA)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 A 클럭펄스(CLKA)를 공통 노드(CN)로 전송한다. 이 제 A 클럭펄스(CLKA)는 제 1 실시예에서 설명된 그것과 동일하다.
반전부(INV)의 제 7 실시예
도 15는 제 7 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 15에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 제 4 반전 스위칭소자(iTr4) 및 제 5 반전 스위칭소자(iTr5)를 포함한다.
여기서, 제 7 실시예에서의 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3) 및 제 4 반전 스위칭소자(iTr4)는 전술된 제 5 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 5 실시예를 참조한다.
도 15에서의 n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 충전용전원라인(VDL)으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인(VDL)과 공통 노드(CN) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 충전용전압(VDD)에 따라 턴-온되어 그 충전용전압(VDD)을 공통 노드(CN)로 전송한다. 한편, 이 제 1 반전 스위칭소자(iTr1)는 전술된 제 5 및 제 6 실시예에서의 구조들 중 어느 하나의 구조를 취할 수도 있다.
도 15에서의 n번째 스테이지(STn)에 구비된 제 2 반전 스위칭소자(iTr2)는 공통 노드(CN)의 전압에 따라 제어되며, 제 A 클럭전송라인(CTLA)과 리세트 노드(Qb) 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 A 클럭펄스(CLKA)을 리세트 노드(Qb)로 전송한다. 한편, 이 제 2 반전 스위칭소자(iTr2)는 전술된 제 6 실시예에서의 구조를 취할 수도 있다.
반전부(INV)의 제 8 실시예
도 16은 제 8 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 16에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 제 4 반전 스위칭소자(iTr4) 및 제 5 반전 스위칭소자(iTr5)를 포함한다.
여기서, 제 8 실시예에서의 제 1 반전 스위칭소자(iTr2) 및 제 2 반전 스위칭소자(iTr2)는 전술된 제 6 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 6 실시예를 참조한다.
도 16에서의 n번째 스테이지(STn)에 구비된 제 3 반전 스위칭소자(iTr3)는 제 B 클럭전송라인(CTLB)으로부터의 제 B 클럭펄스(CLKB)에 따라 제어되며, 공통 노드(CN)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 제 B 클럭펄스(CLKB)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 공통 노드(CN)로 전송한다. 여기서, 제 B 클럭펄스(CLKB)는 전술된 제 1 실시예서의 그것과 동일하다.
도 16에서의 n번째 스테이지(STn)에 구비된 제 4 반전 스위칭소자(iTr4)는 제 B 클럭전송라인(CTLB)으로부터의 제 B 클럭펄스(CLKB)에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 4 반전 스위칭소자(iTr4)는 제 B 클럭펄스(CLKB)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다. 여기서, 제 B 클럭펄스(CLKB)는 전술된 제 1 실시예서의 그것과 동일하다.
도 16에서의 n번째 스테이지(STn)에 구비된 제 5 반전 스위칭소자(iTr5)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 5 반전 스위칭소자(iTr5)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(Qb)로 전송한다.
도 3 내지 도 7의 반전부(INV)는 전술된 도 9 내지 도 16에 제시된 구조들 중 어느 하나를 가질 수 있다. 한편, 전술된 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)이 모두 같은 조건일 때, 도 7의 반전부(INV)는 도 14 내지 도 16에 제시된 구조들 중 어느 하나를 가질 수 있다.
이하, 각 스테이지의 구체적인 회로 구성을 살펴보면 다음과 같다.
스테이지의 제 1 실시예
도 17은 n번째 스테이지의 회로 구성에 대한 제 1 실시예를 나타낸 도면이다.
제 1 실시예에 따른 n번째 스테이지(STn)는, 도 17에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 3 스위칭소자(Tr3)는 전술된 도 8에 도시된 그것과 동일하므로, 이에 대한 설명은 도 8과 관련된 설명을 참조한다.
또한, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)는 전술된 도 11에 도시된 그것들과 동일하므로, 이에 대한 설명은 도 11과 관련된 설명을 참조한다.
또한, 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)는 전술된 도 5에 도시된 그것들과 동일하므로, 이들에 대한 설명은 도 5와 관련된 설명을 참조한다.
이와 같이 구성된 n번째 스테이지(STn)의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 2 및 도 17을 참조하여 도 17에 도시된 n번째 스테이지(STn)의 동작을 설명한다.
먼저, 제 1 기간(T1)에서의 제 n 스테이지(STn)의 동작을 설명한다.
1) 제 1 기간( T1 )
이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)로부터 생성된 n-1번째 스캔펄스(SPn-1; 즉 n-1번째 스테이지(STn-1)로부터의 스캔펄스)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1) 및 제 1 반전 스위칭소자(iTr1)이 턴-온된다. 그러면, 턴-온된 제 1 스위칭소자(Tr1)를 통해, 하이 상태의 n-1번째 스캔펄스(SPn-1)가 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2) 및 풀업 스위칭소자(Tu)가 턴-온된다.
여기서, 전술된 제 2 반전 스위칭소자(iTr2)가 턴-온됨으로 인해 이를 통하여 제 2 방전용전압(VSS2)이 리세트 노드(Qb)로 인가된다. 따라서, 이 리세트 노드(Qb)가 로우 상태로 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 리세트 스위칭소자(RSW)가 턴-오프된다. 한편, 이 리세트 노드(Qb)로는, 턴-온된 제 1 반전 스위칭소자(iTr1)를 통하여 충전용전압(VDD)도 인가되는 바, 이 제 1 클럭펄스(CLK1)을 전송하는 제 1 반전 스위칭소자(iTr1)보다 제 2 방전용전압(VSS2)을 전송하는 제 2 반전 스위칭소자(iTr2)의 사이즈가 더 크기 때문에, 이들 2개의 스위칭소자들(iTr1, iTr2)이 모두 동시에 턴-온될 경우 이 리세트 노드(Qb)는 최종적으로 방전 상태로 만들어진다.
한편, 이 제 1 기간(T1) 동안 제 3 클럭펄스(CLK3)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 3 반전 스위칭소자(iTr3) 및 풀다운 스위칭소자(Td)는 턴-오프된다.
또한, 이 제 1 기간(T1) 동안 n+2번째 스캔펄스는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 3 스위칭소자(Tr3)도 턴-오프된다.
이와 같이 제 1 기간(T1)에는 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고 리세트 노드(Qb)가 방전됨으로써 이 제 n 스테이지(STn)가 세트 된다.
2) 제 2 기간( T2 )
이 제 2 기간(T2)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-1번째 스캔펄스(SPn-1)가 모두 로우 상태로 변경되고, 반면 제 2 클럭펄스(CLK2)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1) 및 제 1 반전 스위칭소자(iTr1)가 턴-오프된다. 이때 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라 세트 노드(Q)가 플로팅 상태가 된다. 이 플로팅 상태의 세트 노드(Q)에는 제 1 기간(T1) 공급되었던 하이 상태의 n-1번째 스캔펄스(SPn-1)가 충전된 상태이므로, 이 제 2 기간(T2)에도 풀업 스위칭소자(Tu)는 턴-온된 상태를 유지한다. 따라서, 하이 상태의 제 2 클럭펄스(CLK2)는 풀업 스위칭소자(Tu)를 통해 n번째 스테이지(STn)의 출력단자(OTn)로 출력된다. 이 출력단자(OTn)에 인가된 제 2 클럭펄스(CLK2)가 바로 n번째 스캔펄스(SPn)이다.
여기서, 이 세트 노드(Q)가 플로팅 상태로 유지됨에 따라, 풀업 스위칭소자(Tu)의 소스전극으로 하이 상태의 제 2 클럭펄스(CLK2)가 인가될 때 이의 소스전극과 세트 노드(Q)간의 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑(bootstrapping)될 수 있다. 즉, 도 2에 제 2 기간(T2)에 도시된 바와 같이, 세트 노드(Q)의 전압이 부트스트랩핑에 의해 상승된 것을 알 수 있다. 이와 같이 세트 노드(Q)의 전압이 부트스트랩핑됨에 따라 풀업 스위칭소자(Tu)가 거의 완전하게 턴-온됨으로써 n번째 스캔펄스(SPn)가 안정적으로 발생될 수 있다.
이 n번째 스캔펄스(SPn)는 n번째 게이트 라인(도시되지 않음), n+1번째 스테이지(STn+1)에 구비된 제 1 스위칭소자(Tr1) 및 n-2번째 스테이지(STn-2)에 구비된 제 3 스위칭소자(Tr3)로 공급된다. 이에 따라, 제 2 기간(T2)에 n+1번째 스테이지(STn+1)는 세트되는 반면, n-2번째 스테이지(STn-2)는 리세트된다.
3) 제 3 기간( T3 )
이 제 3 기간(T3)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 3 클럭펄스(CLK3)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 이에 따라, 이 하이 상태의 제 3 클럭펄스(CLK3)를 공급받는 제 3 반전 스위칭소자(iTr3)가 턴-온되고, 이 턴-온된 제 3 반전 스위칭소자(iTr3)를 통해 제 2 방전용전압(VSS2)이 리세트 노드(Qb)로 공급된다. 이에 따라, 이 리세트 노드(Qb)가 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 리세트 스위칭소자(RSW)가 턴-오프 상태를 유지한다.
또한, 이 하이 상태의 제 3 클럭펄스(CLK3)는 풀다운 스위칭소자(Td)에도 공급되어 이 풀다운 스위칭소자(Td)를 턴-온시키는 바, 이 턴-온된 풀다운 스위칭소자(Td)를 통해 제 1 방전용전압(VSS1)이 n번째 스테이지(STn)의 출력단자(OTn)로 공급된다.
이 제 3 기간(T3) 동안에서의 n번째 스테이지(STn)의 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압은 전술된 제 2 기간(T2)에서의 상태와 동일하다.
한편, 전술된 바와 같이 n번째 스테이지의 풀다운 스위칭소자(Td)에는 제 3 클럭펄스(CLK3) 대신 제 1 클럭펄스(CLK1) 및 제 4 클럭펄스(CLK4) 중 어느 하나가 공급될 수 있다. 즉, 이 풀다운 스위칭소자의 게이트전극에는, 풀업 스위칭소자의 소스전극으로 공급되는 클럭펄스와 시간상 중첩되지 않는 클럭펄스가 공급된다.
4) 제 4 기간( T4 )
이 제 4 기간(T4)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 이 제 4 기간(T4)에는, n+2번째 스테이지(STn+2)가 전술된 하이 상태의 제 4 클럭펄스(CLK4)를 이용하여 n+2번째 스캔펄스(SPn+2)를 출력하는 바, 이 n+2번째 스캔펄스(SPn+2)는 n번째 스테이지(STn)의 제 3 스위칭소자(Tr3)로 공급된다. 그러면, 이 제 3 스위칭소자(Tr3)가 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 3 방전용전압(VSS3)이 세트 노드(Q)로 공급된다. 이에 따라, 이 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2) 및 풀업 스위칭소자(Tu)가 턴-오프된다.
5) 제 5 기간( T5 )
이 제 5 기간(T5)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 1 클럭펄스(CLK1)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 즉, 이 제 5 기간(T5)에는 전술된 제 1 기간(T1)과 같이 제 1 클럭펄스(CLK1)가 다시 하이 상태로 출력된다. 이에 따라, 제 1 클럭펄스(CLK1)를 공급받는 n번째 스테이지(STn)의 제 1 반전 스위칭소자(Tr1)가 다시 턴-온된다. 한편, 이 제 5 기간(T5)에는, 이미 n-1번째 스테이지(STn-1)가 리세트 상태이므로, 이로부터 출력된 n-1번째 스캔펄스(SPn-1)는 로우 상태(즉, 제 1 방전용전압(VSS1))로 유지된다. 따라서, n번째 스테이지(STn)의 제 1 스위칭소자(Tr1)는, 이 제 5 기간(T5) 동안 턴-오프 상태를 유지한다.
또한, 이 제 5 기간(T5) 동안 제 3 클럭펄스(CLK3)는 로우 상태이므로, 이를 공급받는 제 3 반전 스위칭소자(iTr3)도 이 기간 동안 턴-오프된 상태를 유지한다.
또한, 제 4 기간(T4)에 세트 노드(Q)가 인가되었던 제 3 방전용전압(VSS3)이 제 5 기간(T5)에도 여전히 이 플로팅 상태의 세트 노드(Q)에 걸려 있으므로, 제 2 반전 스위칭소자(iTr2)도 이 제 5 기간(T5) 동안 턴-오프된 상태를 유지한다.
여기서, 전술된 제 3 반전 스위칭소자(iTr3) 및 제 2 반전 스위칭소자(iTr2)가 모두 턴-오프됨으로 인해, 턴-온 상태인 제 1 반전 스위칭소자(iTr1)를 경유한 하이 상태의 제 1 클럭펄스(CLK1)만이 리세트 노드(Qb)로 공급될 수 있다. 따라서, 이 리세트 노드(Qb)가 하이 상태로 충전되고, 이 충전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 리세트 스위칭소자(RSW)가 턴-온된다. 그러면, 이 턴-온된 리세트 스위칭소자(RSW)를 통해 출력단자의 전압(즉, 제 1 방전용전압(VSS1))이 세트 노드(Q)로 공급된다. 이에 따라 이 세트 노드(Qb)는 방전 상태로 유지된다.
이와 같이 제 5 기간(T5)에는 n번째 스테이지(STn)의 세트 노드(Q)가 방전되는 반면, 리세트 노드(Q)가 충전된다. 이에 따라 이 n번째 스테이지(STn)는 리세트된다.
한편, 이러한 제 5 기간(T5)에서의 n번째 스테이지(STn)의 동작은 제 1 클럭펄스(CLK1)가 하이 상태가 될 때마다 수행된다. 즉, 제 1 반전 스위칭소자(iTr1)는, 그 n번째 스테이지(STn)의 출력 기간(즉, 제 2 기간(T2)) 이후부터 하이 상태의 제 1 클럭펄스(CLK1)가 인가될 때마다 주기적으로 리세트 노드(Qb)를 하이 상태로 충전시킨다. 이 리세트 노드(Qb)가 주기적으로 충전됨에 따라 이에 접속된 리세트 스위칭소자(RSW)가 주기적으로 턴-온되며, 그로 인해 세트 노드(Q)가 주기적으로 방전된다. 결국, n번째 스테이지(STn)의 출력 기간 이후 제 1 클럭펄스(CLK1)가 하이 상태가 될 때마다 그에 연동하여 세트 노드(Q)가 주기적으로 방전된다. 예를 들어, 도 2에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 리세트 스위칭소자(RSW)는 제 5 기간(T5) 외에도, 제 1 클럭펄스(CLK1)가 하이 상태로 유지되는 제 9 기간(T9), 제 13 기간(T13) 및 제 17 기간(T17)에 세트 노드(Q)를 방전시킨다.
이와 같이 리세트 스위칭소자(RSW)는 n번째 스테이지(STn)의 출력 기간(즉, 제 2 기간(T2)) 이후부터 주기적으로 발생되는 하이 상태의 제 1 클럭펄스(CLK1)에 따라 제 n 스테이지(STn)의 세트 노드(Q)를 주기적으로 방전시킴으로써 이 세트 노드(Q)의 전압을 로우 상태로 안정화시킨다. 즉, 하이 상태의 제 1 클럭펄스(CLK1)가 제 n 스테이지(STn)로 공급될 때마다, 전술된 풀업 스위칭소자(Tu)에 의한 커플링 현상으로 인해 세트 노드(Q)의 전압이 상승하고 이 상승된 전압이 주기적으로 누적되어 결국에는 풀업 스위칭소자(Tu)가 리세트 기간에 턴-온될 수 있는 가능성이 있으므로, 이를 방지하기 위해 리세트 스위칭소자(RSW)는 출력 기간 이후부터 하이 상태의 제 1 클럭펄스(CLK1)가 인가될 때마다 그 세트 노드(Q)를 제 1 방전용전압(VSS1)으로 주기적으로 방전시킨다. 이에 따라 n번째 스테이지(STn)내의 풀업 스위칭소자(Tu)가 자신의 출력 기간이 아닌 다른 기간에 스캔펄스를 출력하는 문제점을 제거할 수 있다.
6) 제 6 기간( T6 )
이 제 6 기간(T6)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 2 클럭펄스(CLK2)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 즉, 이 제 6 기간(T6)에는 전술된 제 2 기간(T2)과 같이 제 2 클럭펄스(CLK2)가 다시 하이 상태로 출력된다. 이 하이 상태의 제 2 클럭펄스(CLK2)는 제 n 스테이지(STn)의 풀업 스위칭소자(Tu)로 인가된다. 이때 이 제 6 기간에 이 풀업 스위칭소자(Tu)는 턴-오프된 상태이므로 이 제 2 클럭펄스(CLK2)를 출력하지 못한다. 그러나, 제 2 클럭펄스(CLK2)와의 커플링 현상에 의해 세트 노드(Q)로 소정의 전압이 충전될 수 있다. 그러나, 전술된 바와 같이 이 세트 노드(Q)의 전압이 주기적으로 방전되므로 그러한 커플링 현상이 발생되더라도 세트 노드(Q)에 원치 않는 전압이 누적되는 것이 방지될 수 있다.
게다가, 이 제 6 기간(T6) 동안에는, 앞선 제 5 기간(T5)에 인가되었던 하이 상태의 제 1 클럭펄스(CLK1)가 플로팅 상태의 리세트 노드(Qb)에 여전히 걸려 있는 바, 이로 인해 이 제 6 기간(T6) 동안에도 리세트 스위칭소자(RSW)가 여전히 턴-온된 상태를 유지할 수 있기 때문에 세트 노드(Q)에 커플링 전압이 누적되지 못한다.
7) 제 7 기간( T7 )
이 제 7 기간(T7)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 3 클럭펄스(CLK3)만이 다시 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 이에 따라, 이 하이 상태의 제 3 클럭펄스(CLK3)를 공급받는 제 3 반전 스위칭소자(iTr3)가 턴-온되고, 이 턴-온된 제 3 반전 스위칭소자(iTr3)를 통해 제 2 방전용전압(VSS2)이 리세트 노드(Qb)로 공급된다. 이에 따라, 이 리세트 노드(Qb)가 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 리세트 스위칭소자(RSW)가 턴-오프된다.
또한, 이 하이 상태의 제 3 클럭펄스(CLK3)는 풀다운 스위칭소자(Td)에도 공급되어 이 풀다운 스위칭소자(Td)를 턴-온시키는 바, 이 턴-온된 풀다운 스위칭소자(Td)를 통해 제 1 방전용전압(VSS1)이 n번째 스테이지(STn)의 출력단자(OTn)로 공급된다.
한편, 이러한 제 7 기간(T7)에서의 n번째 스테이지(STn)의 동작은 제 3 클럭펄스(CLK3)가 하이 상태가 될 때마다 수행된다. 즉, 제 3 클럭펄스(CLK3)가 하이 상태로 될 때 마다 리세트 스위칭소자(RSW)가 턴-온되고, 또한 풀다운 스위칭소자(Td)를 통해 출력단자(OTn)에 주기적으로 제 1 방전용전압(VSS1)이 공급된다.
다른 스테이지들 역시 전술된 바와 같은 제 n 스테이지(STn)의 동작과 동일한 방식으로 동작한다.
스테이지의 제 2 실시예
도 18은 본 발명의 제 2 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
제 2 실시예에 따른 n번째 스테이지(STn)는, 도 18에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 3 스위칭소자(Tr3)는 전술된 도 8에 도시된 그것과 동일하므로, 이에 대한 설명은 도 8과 관련된 설명을 참조한다.
또한, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)는 전술된 도 11에 도시된 그것들과 동일하므로, 이에 대한 설명은 도 11과 관련된 설명을 참조한다.
또한, 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)는 전술된 도 3에 도시된 그것들과 동일하므로, 이들에 대한 설명은 도 3과 관련된 설명을 참조한다.
도 18에서의 n번째 스테이지(STn)에 구비된 리세트 스위칭소자(RSW)는 리세트 노드(Qb)의 전압에 따라 제어되며, 세트 노드(Q)와 제 3 방전용전원라인(VSL3) 사이에 접속된다. 리세트 스위칭소자(RSW)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 전송한다.
스테이지의 제 3 실시예
도 19는 본 발명의 제 3 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
제 3 실시예에 따른 n번째 스테이지(STn)는, 도 19에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 3 스위칭소자(Tr3)는 전술된 도 8에 도시된 그것과 동일하므로, 이에 대한 설명은 도 8과 관련된 설명을 참조한다.
또한, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 3 반전 스위칭소자(iTr3)는 전술된 도 11에 도시된 그것들과 동일하므로, 이에 대한 설명은 도 11과 관련된 설명을 참조한다.
또한, 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)는 전술된 도 3에 도시된 그것들과 동일하므로, 이들에 대한 설명은 도 3과 관련된 설명을 참조한다.
또한, 리세트 스위칭소자(RSW)는 전술된 도 5에 도시된 그것과 동일하므로, 이에 대한 설명은 도 5와 관련된 설명을 참조한다.
스테이지의 제 4 실시예
도 20은 본 발명의 제 4 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
제 4 실시예에 따른 n번째 스테이지(STn)는, 도 20에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 3 스위칭소자(Tr3), 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 제 3 반전 스위칭소자(iTr3), 제 4 반전 스위칭소자(iTr4), 제 5 반전 스위칭소자(iTr5), 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)를 포함한다.
여기서, 제 3 스위칭소자(Tr3)는 전술된 도 8에 도시된 그것과 동일하므로, 이에 대한 설명은 도 8과 관련된 설명을 참조한다.
또한, 리세트 스위칭소자(RSW), 풀업 스위칭소자(Tu) 및 풀다운 스위칭소자(Td)는 전술된 도 6에 도시된 그것들과 동일하므로, 이들에 대한 설명은 도 6과 관련된 설명을 참조한다.
도 20에서의 n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 제 A 클럭전송라인(CTLA)으로부터의 제 A 클럭펄스(예를 들어, 제 1 클럭펄스(CLK1))에 따라 제어되며, 고전원라인(VHL)과 공통 노드(CN) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 제 1 클럭펄스(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)로 고전압(VH)을 전송한다.
도 20에서의 n번째 스테이지(STn)에 구비된 제 2 반전 스위칭소자(iTr2)는 리세트 노드(Qb)의 전압에 따라 제어되며, 고전원라인(VHL)과 리세트 노드(Qb) 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)로 고전압(VH)을 전송한다.
도 20에서의 n번째 스테이지(STn)에 구비된 제 3 반전 스위칭소자(iTr3)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)로 제 2 방전용전압(VSS2)을 전송한다.
도 20에서의 n번째 스테이지(STn)에 구비된 제 4 반전 스위칭소자(iTr4)는 제 B 클럭전송라인(CTLB)으로부터의 제 B 클럭펄스(예를 들어, 제 3 클럭펄스(CLK3)에 따라 제어되며, 공통 노드(CN)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 4 반전 스위칭소자(iTr4)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)로 제 2 방전용전압(VSS2)을 전송한다.
도 20에서의 n번째 스테이지(STn)에 구비된 제 5 반전 스위칭소자(iTr5)는 제 B 클럭전송라인(CTLB)으로부터의 제 B 클럭펄스(예를 들어, 제 3 클럭펄스(CLK3)에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 5 반전 스위칭소자(iTr5)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)로 제 2 방전용전압(VSS2)을 전송한다.
한편, 전술된 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 아래의 같은 관계를 가질 수 있다.
1) VSS2 VSS1 (또는 VSS3), 또는
2) VSS2 VSS1 = VSS3
한편, 제 3 방전용전압(VSS3)은 직류가 아닌 교류 형태를 가질 수도 있다.
또 한편, 전술된 모든 스위칭소자들은 각각 옥사이드(Oxide) 트랜지스터(옥사이드로 형성된 반도체층을 갖는 트랜지스터)로 형성될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
OT#: #번째 스테이지의 출력단자 Tr#: 제 # 스위칭소자
INV: 반전부 Q: 세트 노드
Qb: 리세트 노드 VSL#: 제 # 방전용전원라인
VDL: 충전용전원라인 CKL#: 제 # 클럭펄스
CTL#: 제 # 클럭전송라인 VSS#: 제 # 방전용전압
VDD: 충전용전압 SP#: #번째 스캔펄스
RSW: 리세트 스위칭소자 Tu: 풀업 스위칭소자
Td: 풀다운 스위칭소자

Claims (26)

  1. 위상차를 갖는 다수의 클럭펄스들 중 적어도 하나를 공급받으며, 자신의 출력단자를 통해 스캔펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    n번째 스테이지(n은 자연수)는,
    세트 노드에 인가된 전압에 따라 제어되며, 제 1 클럭펄스를 전송하는 제 1 클럭전송라인과 그 해당 스테이지의 출력단자 사이에 접속된 풀업 스위칭소자;
    상기 세트 노드에 인가된 전압이 액티브 상태일 때 리세트 노드의 전압이 비액티브 상태를 갖도록 제어하고, 상기 세트 노드에 인가된 전압이 비액티브 상태일 때 상기 리세트 노드의 전압이 액티브 상태와 비액티브 상태를 번갈아가며 갖도록 제어하는 반전부;
    상기 리세트 노드에 인가된 전압에 따라 세트 노드의 전압을 제어하는 리세트 스위칭소자; 및,
    상기 출력단자를 방전시키는 풀다운 스위칭소자를 포함하며;
    세트 노드에 인가된 전압이 비액티브 상태일 때 상기 리세트 노드 전압의 액티브 상태는 제 1 클럭펄스의 라이징 에지를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 리세트 스위칭소자는 세트 노드와 출력단자에 사이에 접속됨을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 리세트 스위칭소자는 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속됨을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 n번째 스테이지에 구비된 리세트 스위칭소자는 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 2 항에 있어서,
    상기 n번째 스테이지에 구비된 리세트 스위칭소자는 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 그 n번째 스테이지의 출력단자 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 3 항에 있어서,
    상기 n번째 스테이지에 구비된 풀다운 스위칭소자는,
    제 2 클럭전송라인으로부터의 제 2 클럭펄스에 따라 제어되며, 그 n번째 스테이지의 출력단자와 상기 제 1 클럭전송라인 사이에 접속됨을 특징으로 하는 쉬프트 레지스터.
  7. 제 2 항에 있어서,
    상기 n번째 스테이지에 구비된 풀다운 스위칭소자는,
    제 2 클럭전송라인으로부터의 제 2 클럭펄스에 따라 제어되며, 그 n번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속됨을 특징으로 하는 쉬프트 레지스터.
  8. 제 2 항에 있어서,
    상기 n번째 스테이지에 구비된 풀다운 스위칭소자는,
    상기 리세트 노드의 전압에 따라 제어되며, 그 n번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속됨을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    n-p번째 스테이지(p는 n보다 작은 자연수)로부터의 스캔펄스에 따라 제어되며, 상기 n-p번째 스테이지의 출력단자와 상기 세트 노드 사이에 접속된 제 1 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    n-p번째 스테이지(p는 n보다 작은 자연수)로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이에 접속된 제 1 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    n-p번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 스위칭소자;
    n+q번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제어라인 사이에 접속된 제 3 스위칭소자;
    n번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 상기 제 1 클럭전송라인 사이에 접속된 제 4 스위칭소자; 및,
    n+q번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 리세트 노드와 정전압을 전송하는 정전원전송라인 사이에 접속된 제 5 스위칭소자 중 적어도 하나를 더 포함하며; 그리고,
    상기 제어라인은 제 3 방전용전압을 전송하는 제 3 방전용전원라인 또는 상기 제 1 클럭전송라인인 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제 A 클럭전송라인으로부터의 제 A 클럭펄스에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  13. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    충전용전원라인으로부터의 충전용전압에 따라 제어되며, 제 A 클럭펄스를 전송하는 제 A 클럭전송라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제 A 클럭전송라인으로부터의 제 A 클럭펄스에 따라 제어되며, 상기 제 A 클럭전송라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  15. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    고전원라인으로부터의 고전압에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  16. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제 A 클럭전송라인으로부터의 제 A 클럭펄스에 따라 제어되며, 고전압을 전송하는 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드 사이에 접속된 제 2 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 5 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  17. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제 A 클럭전송라인으로부터의 제 A 클럭펄스에 따라 제어되며, 상기 제 A 클럭전송라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 2 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 5 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  18. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제어라인으로부터의 제어전압에 따라 제어되며, 상기 제어라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 제어라인과 상기 리세트 노드 사이에 접속된 제 2 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자; 및,
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 5 반전 스위칭소자를 포함하며; 그리고,
    상기 제어라인은 제 A 클럭펄스를 전송하는 제 A 클럭전송라인 또는 고전압을 전송하는 고전원라인인 것을 특징으로 하는 쉬프트 레지스터.
  19. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제 A 클럭전송라인으로부터의 제 A 클럭펄스에 따라 제어되며, 상기 제 A 클럭전송라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 2 반전 스위칭소자;
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자;
    상기 제 B 클럭펄스에 따라 제어되며, 상기 공통 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  20. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    제 A 클럭전송라인으로부터의 제 A 클럭펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 2 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 3 반전 스위칭소자;
    제 B 클럭전송라인으로부터의 제 B 클럭펄스에 따라 제어되며, 상기 공통 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자; 및,
    상기 제 B 클럭펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 5 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  21. 제 12 항 내지 제 14 항 그리고 제 16 항 내지 제 20 항 중 한 항에 있어서,
    상기 제 A 클럭펄스는 전술된 다수의 클럭펄스들 중 어느 하나이며; 그리고,
    상기 제 B 클럭펄스는 전술된 다수의 클럭펄스들 중 또 다른 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
  22. 제 13 항에 있어서,
    상기 제 B 클럭펄스는 전술된 다수의 클럭펄스들 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
  23. 제 12 항 내지 제 20 항 중 한 항에 있어서,
    상기 제 1 클럭펄스가 비액티브 상태에서 액티브 상태로 천이하는 시점에, 상기 제 B 클럭펄스는 비액티브 상태인 것을 특징으로 하는 쉬프트 레지스터.
  24. 제 2 항에 있어서,
    상기 n번째 스테이지에 구비된 풀다운 스위칭소자는 제 2 클럭전송라인으로부터의 제 2 클럭펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 상기 제 1 클럭전송라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  25. 제 3 항에 있어서,
    상기 n번째 스테이지에 구비된 풀다운 스위칭소자는 상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  26. 제 1 항에 있어서,
    상기 반전부에 공급되는 방전용전압과 상기 풀다운 스위칭소자에 공급되는 방전용전압이 같거나 다르며;
    상기 반전부에 접속되는 방전용전원라인과 상기 풀다운 스위칭소자에 접속되는 방전용전원라인이 하나의 라인으로 구성되거나 또는 개별 라인으로 구성됨을 특징으로 하는 쉬프트 레지스터.
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