TWI500012B - 顯示驅動電路 - Google Patents

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Description

顯示驅動電路
本發明係關於一種顯示驅動電路，更具體而言，係關於由於改良的性能而呈現出極佳的輸出特性，且具有極佳可靠度的顯示驅動電路。
一般而言，與採用低溫多晶矽薄膜電晶體(TFT，Thin-film transistor)的液晶顯示器(LCD，Liquid crystal display)面板不同，由於低移動率，在採用非晶矽(a-Si，Amorphous silicon)TFT的LCD面板中很難多元化地整合電路用於驅動像素。
為了解決此問題，近來已積極嘗試整合在面板中能夠在低頻操作的區域。在該等嘗試之中，在面板中整合閘極驅動器電路被認為係最有效的技術，且該所產生的產物亦已被投入市場。根據習知技術整合閘極驅動器電路的多個LCD驅動電路，係揭示於由本申請人所申請之韓國專利註冊號705628等之中。
為了克服低移動率，整合在LCD面板中的閘極驅動器電路增加了TFT的寬度，並形成使用自舉作用(bootstrap effect)的移位暫存器電路。
第1圖係使用一般自舉作用的移位暫存器電路之方塊圖。使用自舉作用的移位暫存器電路可使用二相驅動或四相驅動。在二相驅動中，用於同步移位暫存器操作與電流供應的時脈訊號，係與對應該閘極脈衝高位準部分的一個水平時間同步，並使用具有180°相位差的兩個時脈訊號。在四相驅動中，用於同步移位暫存器操作與電流供應的時脈訊號，係像二相驅動一樣與一個水平時間同步，但使用具有90°相位差的四個時脈訊號，亦即，使用每四個水平時間重複高位準部分的時脈訊號。
第2(A)圖顯示使用二相驅動的移位暫存器波形，且第2(B)圖顯示使用四相驅動的移位暫存器波形。
參照第1圖及第2圖，前段輸出(一般係第(N-1)個或第(N-2)個輸出)透過輸入部11輸入，且隨後轉換輸入部11的TFT為其關閉狀態，因此自舉節點P節點變成浮接節點。隨後，當時脈訊號在水平時間期間自低位準電壓VGL提升至高位準電壓VGH時，由於該時脈訊號的耦合效應，在該浮接狀態中的自舉節點P節點理想地提升至大約該高位準電壓VGH的兩倍(一般係2VGH-a)。
此時，因為藉由該自舉作用所提升之電壓施加於輸出TFT T11的閘極節點，故大電流可流過該輸出TFT T11，且該時脈訊號輸出至輸出節點，而沒有升起/下降延遲時間的顯著損失。一個水平時間的訊號延遲發生於該輸入訊號及該輸出訊號之間，且因而該移位暫存器電路可正常運作。
接著，由本申請人所申請之韓國專利註冊號705628將當作驅動電路範例來說明，其中根據習知技術嵌入閘極驅動器電路。第3圖係在韓國專利註冊號705628中所揭示之LCD驅動電路的電路圖。
參照第3圖，習知驅動電路包括八個TFT T1至T8，以及兩個電容器C1及C2。第3圖的驅動電路包括具有產生閘極高位準電壓的上拉部T3之上拉/下拉電路部130，以及產生閘極低位準電壓的下拉部T2及T4。為了實行下拉功能，使用n型TFT(NTFT，n-type TFT)反相器電路T5及T6的輸出作為控制訊號。
施加反相器電路T5及T6的輸出訊號X於下拉部T2及T4的TFT閘極節點。此時，閘極電壓的增加導致電路性能的改善，但由於閘極節點偏壓所造成之壓力而磨損該等TFT，其造成可靠度的惡化。一般而言，當關閉下拉部T2及T4的該等TFT時，該等TFT的閘極源極電壓(Vgs)經常為0伏特(V)或以上，且在此情況下，有漏電流。
第4圖顯示圖表，說明根據TFT的電流-電壓(I-V)特性，當移動率增加或臨界電壓Vth減少時，漏電流增加。如在第4圖中所顯示，當TFT的Vgs為0V或以上時，根據該TFT的I-V特性，移動率的增加或該臨界電壓Vth的減少導致漏電流的增加，從而使電路性能惡化。
再者，當該臨界電壓Vth很低，且移動率增加因子(例如高溫)發生於該閘極驅動器輸出整合為在下拉部T2及T4的電路中之電路漏電流組件的高位準部分中時，衰減及輸出該閘極驅動器的輸出。
本發明係針對於提供一種顯示驅動電路，其係由於改良的性能及且具有極佳可靠度而呈現極佳的輸出特性。
本發明的一個態樣提供一種顯示驅動電路，其中嵌入包括用於移位及輸出輸入訊號的複數移位暫存器階段之閘極驅動器，包括：輸入部，其接收由高位準訊號及低位準訊號所構成之脈衝輸入訊號，並轉換該脈衝輸入訊號為升壓節點；反相器部分，其與該輸入部連接，並使該脈衝輸入訊號反相以輸出該反相的訊號；以及上拉/下拉部，其由連接至該輸入部的上拉部(自該升壓節點接收升壓電壓，並輸出上拉輸出訊號)及連接至該反相器部分的下拉部(接收該反相的訊號，並輸出下拉輸出訊號)所構成。在此，在該上拉輸出訊號很高之預定的期間，該反相器部分輸出具有較該低位準訊號更低位準的訊號。
在此，在輸出該下拉輸出訊號之預定的期間，該反相器部分可輸出過衝(overshoot)。
本發明另一個態樣提供一種顯示驅動電路，其中嵌入包括用於移位及輸出輸入訊號的複數移位暫存器階段之閘極驅動器，包括第一及第二方塊。該第一方塊包括：第一輸入部，其接收及轉換由高位準訊號及低位準訊號所構成之脈衝輸入訊號至第一升壓節點；反相器部分，其與該第一輸入部連接，並將該脈衝輸入訊號反相以輸出該反相的訊號；以及第一上拉/下拉部，其由連接至該第一輸入部的第一上拉部(自該第一升壓節點接收升壓電壓，並輸出第一上拉輸出訊號)及連接至該反相器部分的第一下拉部(接收該反相的訊號，並輸出第一下拉輸出訊號)所構成。該第二方塊包括：第二輸入部，其接收並轉換該第一方塊的輸出訊號為至第二升壓節點；以及第二上拉/下拉部，其由第二上拉部(自該第二升壓節點接收升壓電壓，並輸出第二上拉輸出訊號)及第二下拉部(共享該反相器部分以接收該反相的訊號，並輸出第二下拉輸出訊號)所構成。在此，在輸出該上拉輸出訊號之預定的期間，該反相器部分輸出具有較該低位準訊號更低位準的訊號。
以下將詳細說明本發明具體實施例。然而，本發明不限於以下所揭示之該等具體實施例，而可以各種形式實施。為了讓此領域一般技術者能夠體現及實施本發明，而說明該等以下具體實施例。
本發明具體實施例可採用TFT(薄膜電晶體)作為切換裝置應用於所有類型之顯示設備，舉例來說，電子紙顯示器(electronic paper displays)或電泳顯示器(EPDs，Electrophoretic displays)或一般的液晶顯示器(LCDs)或主動矩陣式有機發光二極體(AMOLED，Active matrix organic light emitting diode)(例如採用非晶矽(a-Si)薄膜電晶體(TFT)的液晶顯示器(LCD))。
在此，EPD係平面顯示器，像電子書、電子報等一樣，可舒服地「閱讀」而沒有壓力。該EPD係基於電泳現象的非自我發光顯示器，其影響懸浮在溶劑中的帶電粒子。
此類EPD一般包括互相面對的一對分開之基板，以及在該對基板中分別存在的電極。在此，該等電極至少其中之一係透明的。此外，在該對對立基板之間存在電泳裝置，且在該電泳裝置中包括介電體溶劑及分布在該介電體溶劑中的帶電粒子。
因而，當透過基板中存在之電極施加不同的電壓時，帶電粒子由於重力而移動至具有與該帶電極性相反極性的基板。在此情況下，自包括該透明電極的基板所見之顏色，取決於該介電體溶劑及該等帶電粒子的顏色及該等帶電粒子在該介電體溶劑中的排列等。
該EPD應用選擇訊號及資料訊號於像素區域，其中複數掃描線及複數資料線相交，分別透過該等掃描線及資料線，使複數像素可以灰階顯示影像。在此情況下，該EPD具有電晶體裝置，以控制施加於每個像素的資料訊號，且該電晶體裝置一般由TFT所構成。
<第一具體實施例>
第5圖係根據本發明第一具體實施例的顯示驅動電路之方塊圖。
參照第5圖，根據本發明第一具體實施例的顯示驅動電路，包括輸入部210、反相器部分220及上拉/下拉電路部240。
在此，輸入部210接收及傳送具有高位準VGH及低位準VGL的脈衝輸入訊號至升壓節點(自舉節點)P節點，且與輸入部210連接的反相器部分220，使脈衝輸入訊號反相，並輸出反相的訊號至X節點。
上拉/下拉電路部240包括連接至輸入部210的上拉部240a，自升壓節點P節點接收升壓電壓，並輸出上拉輸出訊號，以及連接至反相器部分220的下拉部240b，接收反相的訊號，並輸出下拉訊號。
在此，反相器部分220輸出具有較脈衝輸入訊號的低位準VGL更低位準的LVGL的訊號，在輸出上拉輸出訊號之預定的期間，輸入至輸入部210。LVGL電壓可能較VGL電壓更低大約3V至6V。
輸入部210可具有輸入開關，其形式為使用飽和模式TFT的二極體。當輸入訊號在高位準VGH中時，施加訊號輸入，且當輸入訊號在低位準VGL中時，中斷訊號輸入。輸入訊號之後，輸入部210作用來保持浮接狀態。
上拉部240a使用時脈訊號作為電源，用於產生閘極輸出波形的高位準電壓。該時脈訊號的電壓位準具有高或低位準的閘極驅動電壓，亦即，兩個位準VGH及VGL中之一個。時脈波形作用比大約係20%至50%，且根據如上述之驅動方法，可使用二相訊號或四相訊號。
第6圖係為第5圖的反相器部分220之電路圖，且第7圖顯示圖表說明與根據習知技術的輸出波形比較之輸出波形輸出。第7圖的左邊圖表顯示根據習知技術的輸出波形，且第7圖的右邊圖表顯示根據本發明具體實施例的輸出波形。
參照第6圖，反相器部分220具有TFT T21、T22及T23，接收偏壓Vbias及輸入訊號Input，且自舉節點P節點的訊號作為輸入，並轉換輸出訊號至X節點。
該具體實施例不同於習知技術之處，係在於加上了TFT T23。TFT T23的閘極終端係連接至自舉節點P節點，且源極終端係連接至較源極終端的電壓位準VGL更低位準的LVGL。此外，TFT T21的汲極所連接之電壓Vbias係設定為具有電壓位準(大約4V至5V)，因此用於在關閉位準保持X節點輸出訊號的TFT T21，可具有用於一般操作的適當電壓位準。
不像反相器電路根據習知技術僅使用輸入電壓作為控制訊號輸出該電壓位準VGL，反相器部分220使用該自舉節點P節點作為控制訊號。反相器部分220使得該反相器電路的輸出，以具有較使用較低VGL(LVGL)訊號的電壓位準VGL更低的電位，並使得在下拉功能部分中的TFT之閘極-源極電壓(Vgs)成為負數，以縮小漏電流，從而移除電路不穩定因子，例如高溫及臨界電壓Vth的減少。
第8圖係根據本發明第一具體實施例的顯示驅動電路之電路圖。第8圖僅顯示基本的TFT及電容，其中可存在未顯示的電路部分，並省略說明本發明精神不必要的部分。作為範例，第8圖的顯示驅動電路包括九個TFT及兩個電容器。該等各別TFT的大小可能彼此不同，並可包括其他組件。
第8圖的顯示驅動電路包括TFT T31、T32、T33、T34、T35、T36、T37、T38及T39，以及兩個電容器C31及C32。
在此，第一電晶體T31的汲極終端及閘極終端係共同連接至第(N-1)個或第(N-2)個閘極線的輸出終端。
第二電晶體T32的汲極終端係與第一電晶體T31的源極終端連接，以形成P-節點P，且源極終端係連接至VGL終端。
施加時脈訊號CLK於第一電容器C31的第一電極，且第二電極係連接至P-節點P。
第三電晶體T33的閘極終端係連接至P-節點P，施加時脈訊號CLK反相的訊號CLKB是用於汲極終端，且源極終端係連接至第N個閘極線。
第四電晶體T34的閘極終端係與第二電晶體T32的閘極終端連接，以形成X-節點，汲極終端係連接至第N個閘極線，且源極終端係連接至VGL終端。
第五電晶體T35的閘極終端及汲極終端係共同連接至Vbias終端，且源極終端係連接至X-節點。
第六電晶體T36係連接於X-節點及VGL終端之間，且閘極終端係連接至第一電晶體T31的汲極終端。
第二電容器C32係連接於X-節點及第六電晶體T36的閘極終端之間。
第8圖的顯示驅動電路本質上不同於根據習知技術的第3圖之驅動電路，係一第九TFT T39被包含於反相器部分240中。第九電晶體T39的閘極終端係連接至P-節點P，汲極終端係連接至X-節點，且源極終端係連接至具有較VGL終端更低電壓位準的LVGL終端。
此外，可加上第七電晶體T37及第八電晶體T38用於重設功能。第七電晶體T37的閘極終端係連接至第(N+1)個閘極線，且第七電晶體T37係連接於P-節點P及VGL終端之間，與第二電晶體T32並聯。第八電晶體T38的閘極終端係連接至第(N+1)個閘極線，且第八電晶體T38係連接於Vbias終端及X-節點之間。
第9A圖例示根據本發明的第一具體實施例，在基板僅一個側面上配置該等顯示驅動電路的情況，且第9B圖係第9A圖的時序圖。
第9A圖之配置係用於二相驅動。對於四相驅動，該等顯示驅動電路係分別配置(奇數及偶數)在基板的兩個側面上(見第10圖)。根據具體實施例，該等兩個情況的輸入及重設時序可能彼此不同。
參照第9A圖及第9B圖，G1方塊、G2方塊、G3方塊......等在基板的一個側面上被依序配置。
參照第8圖、第9A圖及第9B圖，輸入開始脈衝(STP，Start pulse)訊號至N-1(輸入)，且P-節點P及X-節點X藉由如在時序圖中所例示之時脈訊號CLK及反相的時脈訊號CLKB，執行二相驅動。
為方便起見，在該時序圖中僅例示該P-節點及該X-節點在G1方塊中的狀態。因而，在該等以下方塊例如第二方塊及第三方塊，P-節點及X-節點的時序每一方塊移位一週期。
以下將詳細說明如上述所構成之顯示驅動電路的操作。
參照第8圖，電路操作如下：首先，經由第一電晶體T31的汲極終端輸入第(N-1)個電路(未顯示)之一輸出訊號N-1(輸入)。
當透過第一電晶體T31輸入第(N-1)個電路的輸出訊號時，其以第N個電路為驅動電路之角度係為輸入訊號，亦輸入與該輸入訊號同步的時脈訊號CLK。
當該輸入訊號係在高位準VGH中時，打開第一電晶體T31及第六電晶體T36，P-節點具有正向位準，且藉由自高位準VGH電壓減去第一電晶體T31的臨界電壓所計算，電壓變成電位(VGH-a)。
同時，因為X-節點具有高位準VGH，且第三電晶體T33係保持關閉，故輸出訊號係保持在低位準VGL。充電第二電容器C32。
在此，切換該輸入訊號為低位準VGL，關閉第一電晶體T31及第六電晶體T36，藉由P-節點的高位準VGH電壓開啟第三電晶體T33，反相的時脈訊號CLKB係在高位準VGH，故因而輸出訊號係在高位準VGH中。
同時，第九電晶體T39的閘極終端係連接至P-節點，且該極終端係連接至較低位準VGL更低電壓位準的LVGL。由於此構成，X-節點可具有如在第9B圖所示圖表之分布。
當施加第(N+1)個電路的輸出訊號作為至第七電晶體T37及第八電晶體T38的重設訊號時，P-節點具有低位準，且X-節點由於第五電晶體T35故具有高電壓。因而，第二電晶體T32及第四電晶體T34可保持開啟，且可能保持輸出波形的關閉電壓。
在此，第二電容器C32的電容Cap係欲在X-節點保持及穩定電位，且第一電容器C31的電容係欲穩定輸出訊號Output的關閉位準特性。
同時，當驅動電壓足夠高且用於驅動第三電晶體T33的足夠自舉可發生時，可選擇性移除自舉電容器C33。
第10A圖為一概念圖，其係根據本發明之第一具體實施例，在基板的兩個側面上配置該等顯示驅動電路的情況，且第10B圖係為第10A圖的時序圖。
在用於四相驅動的第10A圖的配置中，在基板的兩個側面上分別配置(奇數及偶數)該等顯示驅動電路。參照第8圖、第10A圖及第10B圖，在第8圖的顯示驅動電路之方塊中，在基板的右邊側面配置奇數方塊例如G1方塊及G3方塊，且在基板的左邊側面配置偶數方塊例如G2方塊及G4方塊。
首先，輸入STP_O訊號至第8圖的N-1(輸入)，且為回應如在該時序圖中所例示之時脈訊號CLK(O)及時脈訊號CLK(O)之反相的訊號CLKB(O)，該P-節點P及該X-節點X執行四相驅動。因此，G1方塊輸出閘極輸出訊號Gout(1)。
同樣地，以如同G1方塊相同的方式為回應STP_E訊號，G2方塊輸出閘極輸出訊號Gout(2)。
同時，該等各別的奇數方塊例如G1方塊、G3方塊及G5方塊係彼此連接，自該等先前方塊接收輸入訊號，並輸出重設訊號至該等先前方塊。此對於該等偶數方塊例如G2方塊、G4方塊及G6方塊係相同的。
為方便起見，在時序圖中僅例示P-節點及X-節點在G1方塊的狀態。因而，在第二方塊及該等以下方塊，P-節點及X-節點的時序每方塊移位一週期。
同時，在第10A圖的類似配置中，僅用於輸入及輸出所連接之一側方塊被充電。然而，可自第8圖的方塊移除第一電容器C31，其係為自舉電容器。當驅動電壓係足夠高，且用於驅動第三電晶體T33的足夠自舉可發生時，可選擇性移除自舉電容器C33。
第11A圖及第11B圖顯示根據習知技術及本發明第一具體實施例，P-節點、X-節點及輸出波形的電路模擬程式(SPICE，Simulation program with integrated circuit emphasis)中第N-1及N-2個輸入訊號模擬結果之圖表。
參照第11A圖，當電晶體的漏電流很大或臨界電壓Vth很低時，自舉P-節點的浮接電位崩潰，且輸出波形未正常輸出。然而，在第11B圖中根據本發明該第一具體實施例，保持自舉的P-節點的電位原樣，且閘極輸出波形係穩定的。
<第二具體實施例>
在根據本發明第二具體實施例的驅動電路中，在上述第一具體實施例中控制X-節點的部分係由兩階段共享，以縮小控制X-節點的TFT數量，從而有效減少在顯示面板之兩個側面上的無效空間。
第12圖係根據本發明第二具體實施例的顯示驅動電路之電路圖。與該以上所說明之第一具體實施例比較，將輸出輸出波形的兩個部分之反相器部分合併至一個階段中並使用之。
在此結構中，在基板的一個側面上重複且連續形成第一方塊1 Block及第二方塊2 Block，並分別依序連接至奇數閘極線。此外，在基板的相對側面上重複且連續形成第一方塊1 Block及第二方塊2 Block，並分別依序連接至偶數閘極線。
以下可假定第一方塊1 Block及第二方塊2 Block係分別連接至第N個閘極線及第(N+2)個閘極線。
在該第二具體實施例中，合併及使用輸出兩個輸出波形的階段。因而，使用二相驅動係困難的，且基本上使用四相驅動。由於第一方塊及第二方塊使用第(N+3)個輸出波形執行重設操作，故可能由二相驅動輸出不希望得到的波形。
具體而言，第N個階段移位暫存器的反相器部分係與第(N+2)個階段共享。在第一方塊中X-節點係與下一個方塊共享，並經由第(N+3)個訊號接收重設，因此可移除控制X-節點之電壓的三個TFT。因而，可能縮小電路面積，並有效縮小功率消耗。
第13A圖為一概念圖，其係根據本發明具體實施例，在基板的兩個側面上分別配置(奇數及偶數)顯示驅動電路的情況。在第13A圖中，上述之第12圖的第一及第二方塊1 Block及2 Block可分別對應至例如G1方塊及G3方塊。
參照第13A圖，第一方塊G1及第二方塊G3構成一個群組。此類群組係配置在基板的左側面上，並由STP(O)訊號驅動，且亦係配置在基板的右邊側面上，並由STP(E)訊號驅動。
在此構成中，兩個方塊構成一個群組、共享X-節點並在相同的時間重設。此外，一個群組中的第二方塊之閘極輸出訊號輸出之後，在1H訊號之後輸入重設訊號。舉例來說，G4方塊的閘極輸出訊號輸入至G1及G3方塊作為重設訊號，及G5方塊的閘極輸出訊號輸入至G2及G4方塊作為重設訊號。
此外，在每個群組(兩個方塊)中的第二方塊在相同的方塊中使用第一閘極輸出作為輸入訊號，且在每個群組(兩個方塊)中的第一方塊使用前一閘極線的階段之閘極輸出訊號作為輸入訊號。G5方塊使用G4方塊的閘極輸出訊號作為輸入訊號，及G6方塊使用G5方塊的閘極輸出訊號作為輸入訊號。
第13B圖顯示說明第13A圖的顯示驅動設備之波形訊號。以下將參照第13A圖及第13B圖詳細說明該顯示驅動設備。
首先，當輸入STP_O訊號時，預先充電在G1方塊中的P-節點。隨後，切換時脈訊號CLK(O)為高位準，並輸出閘極輸出訊號Gout(1)。隨後，當預先充電G3方塊且切換反相的時脈訊號CLKB(O)為高位準時，輸出閘極輸出訊號Gout(3)。同時，使用閘極輸出訊號Gout(4)作為重設訊號，重設G1及G3方塊。
當輸入STP_E訊號時，預先充電在G2方塊中的P-節點。隨後，切換時脈訊號CLK(E)為高位準，並輸出閘極輸出訊號Gout(2)。隨後，當預先充電G4方塊並切換反相的時脈訊號CLKB(E)為高位準時，輸出閘極輸出訊號Gout(4)。使用閘極輸出訊號Gout(5)作為重設訊號，重設G2及G4方塊。
為方便起見，在該時序圖中僅例示該P-節點、P'-節點及該X-節點在第一方塊G1中的狀態。因此，在第二方塊及該等以下方塊，該P-節點及該X-節點的時序每方塊移位一週期。
以下將詳細說明第一及第二方塊1 Block及2 Block的構成。
參照第12圖，根據本發明第二具體實施例的顯示驅動電路簡要包括第一方塊1 Block及第二方塊2 Block。第一方塊1 Block包括九個TFT T41、T42、T43、T44、T45、T46、T47、T48及T49以及一個電容器C41，且第二方塊2 Block包括六個TFT T51、T52、T53、T54、T55及T56。
第一方塊1 Block的連接係如下：第一電晶體T41、第二電晶體T42、第四電晶體T44、第五電晶體T45、第六電晶體T46及第九電晶體T49具有相同的連接，並以相同的方式操作為上述之第一具體實施例的第一電晶體T31、第二電晶體T32、第四電晶體T34、第五電晶體T35、第六電晶體T36及第九電晶體T39，因此將不重申該說明。
第三電晶體T43的閘極終端係連接至P-節點，施加時脈訊號CLK於汲極終端，且源極終端係連接至第N個閘極線。
第一電容器C41係連接至第三電晶體T43的閘極終端及源極終端。
第二方塊2 Block的連接係如下：第十電晶體T51的汲極終端及閘極終端係共同連接至第一方塊1 Block的第三電晶體T43的源極終端。
第十一電晶體T52的汲極終端係與第十電晶體T51的源極終端連接，以形成P'-節點，源極終端係連接至VGL終端，且閘極終端係與第一方塊1 Block的第二電晶體T42及第四電晶體T44的閘極終端連接，以共同形成X-節點。
第十二電晶體T53的閘極終端係連接至該P'-節點，將反相的時脈訊號CLKB(其係由兩個相位所移位之時脈訊號CLK)施加於汲極終端，且源極終端係連接至第(N+2)個閘極線。
第十三電晶體T54的閘極終端係與第十一電晶體T52的閘極線連接，以與第一方塊1 Block的第二電晶體T42及第四電晶體T44的閘極終端共同形成X-節點，汲極終端係連接至第(N+2)個閘極線，且源極終端係連接至VGL終端。
第十四電晶體T55的該閘極終端係連接至第(N+3)個閘極線，汲極終端係連接至P'-節點，且源極終端係連接至VGL終端。
第十五電晶體T56的閘極終端係連接至P'-節點，汲極終端係連接至X-節點，且源極終端係連接至具有較VGL終端更低電壓位準的LVGL終端。
如上述由第一及第二方塊1 Block及2 Block所構成之驅動電路可應用於使用a-Si TFT的LCD，但該應用不被限制於該等LCD，並適用於使用薄膜電晶體所製造之所有類型的顯示器。例如，驅動電路亦可應用於EPD、AMOLED等。
在此，LCD及EPD在驅動電壓方面顯示出不同。舉例來說，基本行動式LCD具有驅動電壓例如5V的Vbias、-10V的VGL、-13V的LVGL及15V的VGH，且EPD具有驅動電壓例如4V的Vbias、-20V的VGL、-24V的LVGL及22V的VGF。由於驅動電壓的不同，EPD較LCD具有某些更好的態樣。
具體而言，當打開第二電晶體T42及第四電晶體T44以降低P-節點及輸出波形的該等電壓至關閉電壓時，縮小輸出波形的雜訊。為此，X-節點的高電壓及VGL終端的電壓之間的差異，必須足夠大於臨界電壓Vth，因此可驅動第二電晶體T42及第四電晶體T44進入飽和。
X-節點的電壓係取決於反相器階段的第五電晶體T45、第六電晶體T46及第九電晶體T49之電壓分布。EPD在Vbias及VGL之間，具有較LCD更大的電壓差異，故因而增加可控制X-節點之電壓的範圍。
在低溫可靠度情況下，臨界電壓Vth移位為正向電壓。在此，在LCD的情況下，第二電晶體T42及第四電晶體T44顯示無法到達飽和狀態的波形。
另一方面，在EPD的情況下，藉由VGL電壓施加克服臨界電壓Vth的足夠電壓，其係較LCD的更低。因而，第二電晶體T42及第四電晶體T44的驅動沒有問題，且對於P-節點及輸出波形的雜訊可為穩健的。
基於此原因，根據本發明第三具體實施例，第十四電晶體T55及第十五電晶體T56另外可從以下將說明的結構中移除，如在第16圖中所顯示。此係欲不使用重設TFT。在此，第二方塊2 Block的輸出波形可能因雜訊而減弱，但可藉由第二電晶體T42及第四電晶體T44盡量保持接近其本身。
以下將說明根據本發明第二具體實施例，如上述所構成之顯示驅動電路的部分之操作。將以第一方塊1 Block及第二方塊2 Block係分別連接至第N個閘極線及第(N+2)個閘極線的情況為範例來說明。
第14圖顯示在施加於本發明第二具體實施例的第一及第二方塊中，P-節點、P'-節點及X-節點之波形圖表。根據本發明第二具體實施例，顯示驅動電路的基本操作係類似於上述根據第一具體實施例的結構。然而，使用第一方塊及該第二方塊的重設作為第(N+3)個輸出訊號，故因而X-節點的低位準部分必須保持很長，如在第14(B)圖中所顯示。
為此，加上第十五電晶體T56至第二方塊2 Block，從而當施加時脈訊號至第二方塊2 Block時，為回應P'-節點的自舉電壓，降低X-節點X的電壓至LVGL位準。
由該第一及第二方塊所構成之群組的驅動週期係4H，且為回應各別的時脈訊號，在1H期間X-節點的電壓過衝LVGL位準兩次。因此，在1H期間與每個時脈訊號同步施加過衝，亦即總數為2H。
除了對應第一方塊的電晶體T45、T46及T48之三個TFT之外，可自第二方塊2 Block移除對應第一方塊的第一電容器C41之自舉電容。由於在第一方塊1 Block中由第一電容器C41保持X-節點的電壓，故可移除在第二方塊2 Block中的自舉電容。
然而，由於第二方塊2 Block的輸出波形稍微不穩定，故相較於習知VGL電壓，需要降低VGL電壓大約2V至-12V，並使用具有較習知自舉電容器稍微大的電容之第一電容器C41。如此使第十一電晶體T52及第十三電晶體T54確實地被放置在操作狀態中，從而穩定輸出波形。
在本發明第二具體實施例中，接收輸入及重設係不同於上述根據第一具體實施例之結構。第一方塊1 Block接收第(N-1)個輸入，並接收及使用第一方塊1 Block的輸出作為第二方塊2 Block的輸入。此外，由第一方塊1 Block及第二方塊2 Block在相同的時間執行該重設操作，因此使用以第一方塊1 Block角度的第(N+3)個輸出用於重設。
將參照第12圖、第13A圖及第13B圖依序說明顯示驅動電路的操作。由於第一方塊1 Block的操作與上述之第一具體實施例相同，故將不會重申該說明。以下將詳細說明第二方塊2 Block的操作。
在第二方塊2 Block中，經由第十電晶體T51的汲極終端輸入第N個電路的輸出訊號，亦即，第一方塊1 Block。當經由第十電晶體T51輸入第N個電路的輸出訊號時，亦輸入時脈訊號CLK與輸入訊號同步。
當輸入訊號係在高位準VGH中時，打開第十電晶體T51，P-節點具有正向位準，且藉由自VGH電壓減去第十電晶體T51的臨界電壓所計算，電壓變成電位(VGH-a)。
同時，因為該X-節點具有低位準，且第三電晶體T43保持關閉，故輸出訊號係保持在低位準。在此，切換輸入訊號為低位準VGL，關閉第十電晶體T51，且由P-節點的該高位準電壓打開第十二電晶體T53。
如在第14(A)圖中所顯示，在時脈訊號CLK的高位準期間，電壓係保持在浮接狀態。當切換反相的時脈訊號CLKB為高位準時，輸出具有高位準。
同時，第十五電晶體T56的閘極終端係連接至P-節點，且源極終端係連接至較電壓VGL更低電壓位準的LVGL。由於此類構成，故X-節點如第14(B)圖所示，可再次保持低位準。
當以第(N+3)個電路的輸出訊號作為重設訊號施加於第一方塊1 Block中的第七電晶體T47及第八電晶體T48時，該等P-節點具有低位準，且X-節點由於第五電晶體T45而具有高電壓。因而，第二電晶體T42及第四電晶體T44可保持打開，並可能保持輸出波形的關閉電壓。
在此，第一電容器C41的電容Cap係欲增強自舉，並在X-節點保持及穩定電位位準。
第15圖顯示根據本發明第一及第二具體實施例，P節點、X節點及輸出波形的SPICE模擬結果之圖表。
與第15(A)圖相較，第15(B)圖顯示類似的輸出波形。自第15圖可見，本發明第二具體實施例通常像上述之第一具體實施例一樣地操作。
同時，第15(A)圖顯示本發明第一具體實施例的閘極輸出波形，且第15(B)圖顯示本發明第二具體實施例的第(N+2)個閘極輸出波形。
<第三具體實施例>
第16圖係根據本發明第三具體實施例的顯示驅動電路之電路圖。
參照第16圖，根據本發明第三具體實施例的顯示驅動電路，具有如同上述說明之本發明第二具體實施例相同的結構，除了在第二方塊2 Block中的第十四電晶體T55及第十五電晶體T56之外，因此將不會重申該構成及操作的詳細說明
如以上所說明，額外的移除第二方塊2 Block中的第十四電晶體T55及第十五電晶體T56係欲不使用重設TFT。在此，第二方塊2 Block的輸出波形可能因雜訊而減弱，但可藉由第二電晶體T42及第四電晶體T44保持盡量接近其本身。
第17圖顯示根據本發明第三具體實施例的顯示驅動電路的輸出波形之圖表。與上述之第二具體實施例比較，根據本發明第三具體實施例的顯示驅動電路具有類似的輸出波形。
自第17圖可見，本發明第三具體實施例通常像上述之第二具體實施例一樣操作，並額外移除在第二方塊2 Block中的第十四電晶體T55及第十五電晶體T56。
以上所說明根據本發明具體實施例的顯示驅動電路產生反相器部分的輸出波形，其在移位暫存器的下拉功能部分中，以過衝之形式施加於TFT的閘極節點，以縮小閘極節點的偏壓壓力電壓，從而增加使用壽命。
再者，自顯示驅動電路移除漏電流組件，故因而可得到極佳的輸出特性，即使當TFT漏電流增加因子(例如高溫或低臨界電壓)發生時，閘極輸出波形並未減弱。
雖然本發明已參照其特定具體實施例顯示及說明，但熟習此項技術者將可了解，其中在形式及細節方面可以做到各種改變，而不悖離如等所附申請專利範圍所定義之本發明的精神與範疇。
11．．．輸入部
130．．．上拉/下拉電路部
210．．．輸入部
220．．．反相器部分
240‧‧‧上拉/下拉電路部
240a‧‧‧上拉部
240b‧‧‧下拉部
藉由參照該等所附圖式在其詳細的具體實施例中說明，此領域一般技術者顯然將可得知本發明該等以上及其他的目的、特徵與優勢，其中：
第1圖係使用一般自舉作用的移位暫存器電路之方塊圖。
第2(A)圖及第2(B)圖顯示使用二相驅動及四相驅動的移位暫存器之波形。
第3圖係在韓國專利註冊號705628中所揭示之液晶顯示器(LCD)驅動電路之電路圖。
第4圖顯示圖表說明根據薄膜電晶體(TFT)的電流-電壓(I-V)特性，當移動率增加或臨界電壓減少時，漏電流增加。
第5圖係根據本發明第一具體實施例的顯示驅動電路之方塊圖。
第6圖係第5圖的反相器部分之電路圖。
第7圖顯示圖表說明自第6圖的反相器部分所輸出之輸出波形，與根據習知技術的輸出波形比較。
第8圖係根據本發明之第一具體實施例的顯示驅動電路之電路圖。
第9A圖為說明根據本發明的第一具體實施例，僅在基板之一個側面上配置該等顯示驅動電路的情況。
第9B圖係第9A圖的時序圖。
第10A圖為一概念圖，其係根據本發明的第一具體實施例，在基板的兩個側面上分別配置該等顯示驅動電路的情況。
第10B圖係第10A圖的時序圖。
第11A圖及第11B圖顯示根據習知技術及本發明的第一具體實施例，P節點、X節點及輸出波形的電路模擬程式(SPICE)模擬結果之圖表。
第12圖係為根據本發明第二具體實施例的顯示驅動電路之電路圖。
第13A圖為一概念圖，其係根據本發明的第二具體實施例，在基板的兩個側面上分別配置顯示驅動電路的情況。
第13B圖係第13A圖的時序圖。
第14圖顯示在施加於本發明的第二具體實施例之第一及第二部分中，P節點、P'節點及X節點的波形圖。
第15圖顯示根據本發明的第一及第二具體實施例，P節點、X節點及輸出波形的SPICE模擬結果之圖表。
第16圖係根據本發明的第三具體實施例的顯示驅動電路之電路圖。
第17圖顯示根據本發明的第三具體實施例之驅動電路的輸出波形之圖表。
210．．．輸入部
220．．．反相器部分
240．．．上拉/下拉電路部
240a．．．上拉部
240b．．．下拉部

Claims (12)

  1. 一種顯示驅動電路，其中嵌入包括用於移位及輸出一輸入訊號的複數移位暫存器階段之一閘極驅動器，包含：一第一電晶體，其汲極終端及閘極終端係共同連接至一第(N-1)個或第(N-2)個閘極線的一輸出終端；一第二電晶體，其汲極終端係與該第一電晶體的一源極終端連接，以形成一第一節點，且其源極終端係連接至一VGL終端；一第一電容器，其第一電極接收一時脈訊號，且其第二電極係連接至該第一節點；一第三電晶體，其閘極終端係連接至該第一節點，其汲極終端接收該時脈訊號的一反相的訊號，且其源極終端係連接至一第N個閘極線；一第四電晶體，其閘極終端係與該第二電晶體的一閘極終端連接，以形成一第二節點，其汲極終端係連接至該第N個閘極線，且其源極終端係連接至該VGL終端；一第五電晶體，其閘極終端及汲極終端係共同連接至一Vbias終端，且其源極終端係連接至該第二節點；一第六電晶體，其連接於該第二節點及該VGL終端之間，且其閘極終端係連接至該第一電晶體的汲極終端；一第二電容器，其形成於該第二節點及該第六電晶體的閘極終端之間；以及一第九電晶體，其閘極終端係連接至該第一節點，其汲極終端係連接至該第二節點，且其源極終端係連接至具 有較該VGL終端一更低電壓的一LVGL終端。
  2. 如申請專利範圍第1項之顯示驅動電路，更包含：一第七電晶體，其與該第二電晶體並聯連接於該第一節點及該VGL終端之間，且其閘極終端係連接至一第(N+1)個閘極線；以及一第八電晶體，其連接於該Vbias終端及該第二節點之間，且其閘極終端係連接至該第(N+1)個閘極線。
  3. 如申請專利範圍第1項之顯示驅動電路，其中該LVGL終端的電壓係較該VGL終端的電壓更低3V至6V。
  4. 一種顯示驅動電路，其中嵌入包括用於移位及輸出一輸入訊號的複數移位暫存器階段之一閘極驅動器，包含第一及第二方塊，其中該第一方塊包括：一第一輸入部，其接收並轉換由一高位準訊號及一低位準訊號所構成之一脈衝輸入訊號至一第一升壓節點；一反相器部分，其與該第一輸入部連接，並將該脈衝輸入訊號反相以輸出該反相的訊號；以及一第一上拉/下拉部，其由一第一上拉部及一第一下拉部所組成，該第一上拉部係連接至該第一輸入部，並接收來自該第一升壓節點的一升壓電壓，且輸出一第一上拉輸出訊號；該第一下拉部係連接至該反相器部分，並接收該反相的訊號，且輸出一第一下拉輸出訊號；該第二方塊包括：一第二輸入部，其接收並轉換該第一方塊的一輸出訊 號至一第二升壓節點；以及一第二上拉/下拉部，其由一第二上拉部及一第二下拉部所組成，該第二上拉部係接收來自該第二升壓節點的一升壓電壓，並輸出一第二上拉輸出訊號；該第二下拉部係共享該反相器部分以接收該反相的訊號，並輸出一第二下拉輸出訊號；其中在輸出該上拉輸出訊號之一預定的期間，該反相器部分輸出具有較該低位準訊號一更低位準的一訊號，並且該第一上拉/下拉部及該第二上拉/下拉部被連接至不同的閘極線。
  5. 如申請專利範圍第4項之顯示驅動電路，其中在一基板的一個側面上重複且連續形成該第一方塊及該第二方塊，並分別與奇數閘極線依序連接，且在該基板該另一個側面上重複且連續形成該第一方塊及該第二方塊，並分別與偶數閘極線依序連接。
  6. 如申請專利範圍第4項之顯示驅動電路，其中一起重設該第一方塊及該第二方塊。
  7. 如申請專利範圍第4項之顯示驅動電路，其中在輸出該下拉輸出訊號之一預定的期間，該反相器部分輸出一過衝。
  8. 一種顯示驅動電路，其中嵌入包括用於移位及輸出一輸入訊號的複數移位暫存器階段之一閘極驅動器，其中該第一方塊包括：一第一電晶體，其汲極終端及閘極終端係共同連接至一第(N-1)個閘極線的一輸出終端； 一第二電晶體，其汲極終端係與該第一電晶體的一源極終端連接，以形成一第一節點，且其源極終端係連接至一VGL終端；一第三電晶體，其閘極終端係連接至該第一節點，其汲極終端接收一時脈訊號，且其源極終端係連接至一第N個閘極線；一電容器，其連接至該第三電晶體的閘極終端及源極終端；一第四電晶體，其閘極終端係與該第二電晶體的一閘極終端連接，以形成一第二節點，其汲極終端係連接至該第N個閘極線，且其源極終端係連接至該VGL終端；一第五電晶體，其閘極終端及汲極終端係共同連接至一Vbias終端，且其源極終端係連接至該第二節點；一第六電晶體，其連接於該第二節點及該VGL終端之間，且其閘極終端係連接至該第一電晶體的汲極終端；以及一第九電晶體，其閘極終端係連接至該第一節點，其汲極終端係連接至該第二節點，且其源極終端係連接至具有較該VGL終端一更低電壓的一LVGL終端，且該第二方塊包括：一第十電晶體，其汲極終端及閘極終端係共同連接至在該第一方塊中的第三電晶體的源極終端；一第十一電晶體，其汲極終端係與該第十電晶體的一源極終端連接，以形成一第三節點，其源極終端係連 接至該VGL終端，且其閘極終端係在該第一方塊中與該第二及第四電晶體的閘極終端連接，以形成該第二節點；一第十二電晶體，其閘極終端係連接至該第三節點，其汲極終端接收該時脈訊號的一反相的訊號，且其源極終端係連接至一第(N+2)個閘極線；以及一第十三電晶體，其閘極終端係與該第十一電晶體的閘極終端連接，並在該第一方塊中與該第二及第四電晶體的閘極終端連接，以形成該第二節點，其汲極終端係連接至該第(N+2)個閘極線，且其源極終端係連接至該VGL終端。
  9. 如申請專利範圍第8項之顯示驅動電路，其中在與該時脈訊號及該時脈訊號的反相的訊號同步之特定週期，該第二節點的電壓過衝。
  10. 如申請專利範圍第8項之顯示驅動電路，其中該第一方塊更包括：一第七電晶體，其與該第二電晶體並聯連接於該第一節點及該VGL終端之間，且其閘極終端係連接至一第(N+3)個閘極線；以及一第八電晶體，其連接於該Vbias終端及該第二節點之間，且其閘極終端係連接至該第(N+1)個閘極線。
  11. 如申請專利範圍第8項之顯示驅動電路，其中該LVGL終端的電壓係較該VGL終端的電壓更低3V至6V。
  12. 如申請專利範圍第8項之顯示驅動電路，其中該第二方塊更包括： 一第十四電晶體，其閘極終端係連接至一第(N+3)個閘極線，其汲極終端係連接至該第三節點，且其源極終端係連接至該VGL終端；以及一第十五電晶體，其閘極終端係連接至該第三節點，其汲極終端係連接至該第二節點，且其源極終端係連接至具有較該VGL終端一更低電壓的一LVGL終端。
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