JP2001330650A - 表示パネル基板およびその検査方法 - Google Patents
表示パネル基板およびその検査方法Info
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- JP2001330650A JP2001330650A JP2000151419A JP2000151419A JP2001330650A JP 2001330650 A JP2001330650 A JP 2001330650A JP 2000151419 A JP2000151419 A JP 2000151419A JP 2000151419 A JP2000151419 A JP 2000151419A JP 2001330650 A JP2001330650 A JP 2001330650A
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- inspection
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- Tests Of Electronic Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【課題】検査箇所の数に対して検査用接続パッドの必要
数を低減する。 【解決手段】表示パネル基板は複数の画素電極と、これ
ら画素電極を駆動する駆動回路５０と、この駆動回路５
０の検査を補助する検査補助回路とを備える。特に、検
査補助回路は複数の検査用接続パッドＰＤＯ、および各
検査用接続パッドＰＤＯを駆動回路５０内の互いに異な
る箇所に選択的に接続するスイッチ回路ＳＷＣを含む。
数を低減する。 【解決手段】表示パネル基板は複数の画素電極と、これ
ら画素電極を駆動する駆動回路５０と、この駆動回路５
０の検査を補助する検査補助回路とを備える。特に、検
査補助回路は複数の検査用接続パッドＰＤＯ、および各
検査用接続パッドＰＤＯを駆動回路５０内の互いに異な
る箇所に選択的に接続するスイッチ回路ＳＷＣを含む。
Description
【０００１】
【発明の属する技術分野】本発明は例えば液晶表示パネ
ルの回路コンポーネントが形成される表示パネル基板、
およびその検査方法に関する。
ルの回路コンポーネントが形成される表示パネル基板、
およびその検査方法に関する。
【０００２】
【従来の技術】近年では、アクティブマトリクス型液晶
表示パネルが表示の美しさや、製品の信頼性の高さか
ら、ノートＰＣや携帯端末機器のモニタディスプレイと
して広く用いられるようになってきた。この液晶表示パ
ネルは一般に複数の画素電極がマトリクス状に配置され
るアレイ基板と、対向電極がこれら複数の画素電極に対
向して配置される対向基板と、これらアレイ基板および
対向基板間に保持される液晶層で構成される。アレイ基
板は複数の画素電極に加えて、これら画素電極の行に沿
って配置される複数の走査線、これら画素電極の列に沿
って配置される複数の信号線、およびこれら走査線およ
び信号線の交差位置近傍に配置される複数のスイッチン
グ素子を備える。各スイッチング素子は対応走査線を介
して駆動されたときに対応信号線の信号電圧を対応画素
電極に印加するように接続される。このスイッチング素
子の利用により、隣接画素間のクロストークを十分低減
して高コントラストの画像を得ることができる。
表示パネルが表示の美しさや、製品の信頼性の高さか
ら、ノートＰＣや携帯端末機器のモニタディスプレイと
して広く用いられるようになってきた。この液晶表示パ
ネルは一般に複数の画素電極がマトリクス状に配置され
るアレイ基板と、対向電極がこれら複数の画素電極に対
向して配置される対向基板と、これらアレイ基板および
対向基板間に保持される液晶層で構成される。アレイ基
板は複数の画素電極に加えて、これら画素電極の行に沿
って配置される複数の走査線、これら画素電極の列に沿
って配置される複数の信号線、およびこれら走査線およ
び信号線の交差位置近傍に配置される複数のスイッチン
グ素子を備える。各スイッチング素子は対応走査線を介
して駆動されたときに対応信号線の信号電圧を対応画素
電極に印加するように接続される。このスイッチング素
子の利用により、隣接画素間のクロストークを十分低減
して高コントラストの画像を得ることができる。
【０００３】スイッチング素子は一般にアモルファスシ
リコンの半導体薄膜を用いた薄膜トランジスタで構成さ
れる。最近では、製造技術の進歩により、アモルファス
シリコンよりも高いキャリア移動度を持つポリシリコン
の半導体薄膜を形成できるようになった。この薄膜形成
技術を利用すれば、画素電極用のスイッチング素子だけ
でなく例えば走査線および信号線の駆動回路をアレイ基
板に組み込むことができる。
リコンの半導体薄膜を用いた薄膜トランジスタで構成さ
れる。最近では、製造技術の進歩により、アモルファス
シリコンよりも高いキャリア移動度を持つポリシリコン
の半導体薄膜を形成できるようになった。この薄膜形成
技術を利用すれば、画素電極用のスイッチング素子だけ
でなく例えば走査線および信号線の駆動回路をアレイ基
板に組み込むことができる。
【０００４】ところで、液晶表示パネルが例えば走査線
数７６８本、信号線数１０２４×３（赤緑青用）本であ
るＸＧＡ用であるとすると、この液晶表示パネルは駆動
回路が従来のようにアレイ基板に組み込まれない場合に
少なくとも３８４０個の接続パッドを必要とする。これ
に対して、駆動回路がアレイ基板に組み込まれる場合、
必要な接続パッド数が２００個程度に激減する。このメ
リットを生かせば、接続パッド全体のレイアウトを様々
な仕様の製品間で共通に利用することができる。
数７６８本、信号線数１０２４×３（赤緑青用）本であ
るＸＧＡ用であるとすると、この液晶表示パネルは駆動
回路が従来のようにアレイ基板に組み込まれない場合に
少なくとも３８４０個の接続パッドを必要とする。これ
に対して、駆動回路がアレイ基板に組み込まれる場合、
必要な接続パッド数が２００個程度に激減する。このメ
リットを生かせば、接続パッド全体のレイアウトを様々
な仕様の製品間で共通に利用することができる。
【０００５】
【発明が解決しようとする課題】しかし、近い将来、さ
らに高精細な製品が市場から要求された場合、現状の接
続パッド数では不足する状況に陥ってしまう可能性もあ
る。接続パッド全体のレイアウトがこのような状況で製
品毎に変更されると、モジュール組立工程および検査工
程を調整する必要が生じたり工程切替時間が生じたりす
る悪影響を受け易くなる。また、各接続パッドは比較的
大きな面積を占有するため、駆動回路用に残される領域
の面積を低下させ易く、設計上の制約となる。さらに、
接続パッド数が増大すると、接続パッド間隔が基板寸法
上の制限から狭くなって、静電気に対する回路耐圧を低
下させる原因となる。さらに実際の製造工程では、駆動
回路の検査がアレイ基板の製造後に行われる。この検査
は駆動回路内で発生される信号を外部で観測するための
検査用接続パッドを必要とするため、これがアレイ基板
上の接続パッド不足を深刻なものとしている。
らに高精細な製品が市場から要求された場合、現状の接
続パッド数では不足する状況に陥ってしまう可能性もあ
る。接続パッド全体のレイアウトがこのような状況で製
品毎に変更されると、モジュール組立工程および検査工
程を調整する必要が生じたり工程切替時間が生じたりす
る悪影響を受け易くなる。また、各接続パッドは比較的
大きな面積を占有するため、駆動回路用に残される領域
の面積を低下させ易く、設計上の制約となる。さらに、
接続パッド数が増大すると、接続パッド間隔が基板寸法
上の制限から狭くなって、静電気に対する回路耐圧を低
下させる原因となる。さらに実際の製造工程では、駆動
回路の検査がアレイ基板の製造後に行われる。この検査
は駆動回路内で発生される信号を外部で観測するための
検査用接続パッドを必要とするため、これがアレイ基板
上の接続パッド不足を深刻なものとしている。
【０００６】本発明の目的は、上述のような技術的課題
に鑑み、検査箇所の数に対して検査用接続パッドの必要
数を低減できる表示パネル基板およびその検査方法を提
供することにある。
に鑑み、検査箇所の数に対して検査用接続パッドの必要
数を低減できる表示パネル基板およびその検査方法を提
供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
画素電極と、これら画素電極を駆動する駆動回路と、こ
の駆動回路の検査を補助する検査補助手段とを備え、検
査補助手段は複数の検査用接続パッド、および各検査用
接続パッドを駆動回路内の互いに異なる箇所に選択的に
接続するスイッチ回路を含むことを特徴とする表示パネ
ル基板が提供される。
画素電極と、これら画素電極を駆動する駆動回路と、こ
の駆動回路の検査を補助する検査補助手段とを備え、検
査補助手段は複数の検査用接続パッド、および各検査用
接続パッドを駆動回路内の互いに異なる箇所に選択的に
接続するスイッチ回路を含むことを特徴とする表示パネ
ル基板が提供される。
【０００８】さらに本発明によれば、複数の画素電極
と、これら画素電極を駆動する駆動回路と、駆動回路の
検査を補助する検査補助手段とを備え、検査補助手段は
複数の検査用接続パッド、および各検査用接続パッドを
駆動回路内の互いに異なる箇所に選択的に接続するスイ
ッチ回路を含む表示パネル基板の検査方法であって、各
検査用接続パッドが順次異なる箇所に接続されるようス
イッチ回路を制御し、異なる箇所の出力電圧をそれぞれ
観測することを特徴とする表示パネル基板の検査方法が
提供される。
と、これら画素電極を駆動する駆動回路と、駆動回路の
検査を補助する検査補助手段とを備え、検査補助手段は
複数の検査用接続パッド、および各検査用接続パッドを
駆動回路内の互いに異なる箇所に選択的に接続するスイ
ッチ回路を含む表示パネル基板の検査方法であって、各
検査用接続パッドが順次異なる箇所に接続されるようス
イッチ回路を制御し、異なる箇所の出力電圧をそれぞれ
観測することを特徴とする表示パネル基板の検査方法が
提供される。
【０００９】これら表示バネル基板およびその検査方法
では、スイッチ回路が各検査用接続パッドを駆動回路内
の互いに異なる箇所に選択的に接続する。このため、単
一の検査用接続パッドがこれらの箇所から発生される複
数の出力信号を観測するために共通に利用できる。従っ
て、検査箇所の数に対する検査用接続パッドの必要数を
低減することができる。また、これにより検査用接続パ
ッド全体が占有する面積も低下するため、駆動回路の設
計においてサイズの制約を緩和できる。さらに一般的な
接続パッドにこれら検査用接続パッドを追加した状態
で、接続パッド間隔に余裕をもたせることができるた
め、静電気に対する回路耐圧を高めて静電破壊を防止で
きる。
では、スイッチ回路が各検査用接続パッドを駆動回路内
の互いに異なる箇所に選択的に接続する。このため、単
一の検査用接続パッドがこれらの箇所から発生される複
数の出力信号を観測するために共通に利用できる。従っ
て、検査箇所の数に対する検査用接続パッドの必要数を
低減することができる。また、これにより検査用接続パ
ッド全体が占有する面積も低下するため、駆動回路の設
計においてサイズの制約を緩和できる。さらに一般的な
接続パッドにこれら検査用接続パッドを追加した状態
で、接続パッド間隔に余裕をもたせることができるた
め、静電気に対する回路耐圧を高めて静電破壊を防止で
きる。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態に係る
液晶表示パネルを、図面を参照して説明する。図１はこ
の液晶表示パネルの構成を概略的に示す。液晶表示パネ
ルは複数の画素電極ＥＬがマトリクス状に配置されるア
レイ基板１０と、これら複数の画素電極ＥＬに対向して
配置される対向基板２０と、これらアレイ基板１０およ
び対向基板２０間に挟持される液晶層３０を備える。液
晶層３０はアレイ基板１０および対向基板２０の間隙を
シール材で囲んだセルに液晶組成物を注入し封止するこ
とにより得られ、各画素電極ＥＬと対向電極ＥＴ間の電
位差に応じた光透過率に設定される。
液晶表示パネルを、図面を参照して説明する。図１はこ
の液晶表示パネルの構成を概略的に示す。液晶表示パネ
ルは複数の画素電極ＥＬがマトリクス状に配置されるア
レイ基板１０と、これら複数の画素電極ＥＬに対向して
配置される対向基板２０と、これらアレイ基板１０およ
び対向基板２０間に挟持される液晶層３０を備える。液
晶層３０はアレイ基板１０および対向基板２０の間隙を
シール材で囲んだセルに液晶組成物を注入し封止するこ
とにより得られ、各画素電極ＥＬと対向電極ＥＴ間の電
位差に応じた光透過率に設定される。
【００１１】アレイ基板１０は複数の画素電極ＥＬに加
えて、これら画素電極ＥＬの行に沿って配置される複数
の走査線Ｙ、これら画素電極ＥＬの列に沿って配置され
る複数の信号線Ｘ、これら走査線Ｙおよび信号線Ｘの交
差位置近傍に配置される複数のスイッチング素子Ｗ、お
よび各々複数の走査線Ｙを駆動する１対の走査線駆動回
路４０、複数の信号線を駆動する信号線駆動回路５０を
備える。各スイッチング素子Ｗは対応走査線Ｙを介して
駆動されたときに対応信号線Ｘの信号電圧を対応画素電
極ＥＬに印加するように接続される。走査線駆動回路４
０および信号線駆動回路５０はアレイ基板１０の端部に
隣接して複数の画素電極ＥＬの外側領域に配置される。
走査線駆動回路４０および信号線駆動回路５０はスイッ
チング素子Ｗと同様にポリシリコンの半導体薄膜を用い
た薄膜トランジスタをセグメントとして構成される。さ
らに、アレイ基板１０は端部に沿って等間隔で並び走査
線駆動回路４０および信号線駆動回路５０に接続される
複数の接続パッドＰＤを備える。これら接続パッドＰＤ
は例えば電源電圧、クロック信号ＣＫＶ，ＣＫＨ、走査
パルスＳＴＶ，ＳＴＨ、赤用映像信号Ｒ１〜Ｒ３、緑用
映像信号Ｇ１〜Ｇ３、青用映像信号Ｂ１〜Ｂ３等を入力
すると共に、アレイ基板１０の製造後において検査用に
信号を入出力するために用いられる。アレイ基板１０の
製造工程では、例えば図２に示すように複数のアレイ基
板１０が１枚のガラス板に一体的に形成された大型の表
示パネル基板ＧＬが得られる。これらアレイ基板１０は
表示パネル基板ＧＬを例えば図２に示す破線に沿って切
断することにより互いに分離され切出される。
えて、これら画素電極ＥＬの行に沿って配置される複数
の走査線Ｙ、これら画素電極ＥＬの列に沿って配置され
る複数の信号線Ｘ、これら走査線Ｙおよび信号線Ｘの交
差位置近傍に配置される複数のスイッチング素子Ｗ、お
よび各々複数の走査線Ｙを駆動する１対の走査線駆動回
路４０、複数の信号線を駆動する信号線駆動回路５０を
備える。各スイッチング素子Ｗは対応走査線Ｙを介して
駆動されたときに対応信号線Ｘの信号電圧を対応画素電
極ＥＬに印加するように接続される。走査線駆動回路４
０および信号線駆動回路５０はアレイ基板１０の端部に
隣接して複数の画素電極ＥＬの外側領域に配置される。
走査線駆動回路４０および信号線駆動回路５０はスイッ
チング素子Ｗと同様にポリシリコンの半導体薄膜を用い
た薄膜トランジスタをセグメントとして構成される。さ
らに、アレイ基板１０は端部に沿って等間隔で並び走査
線駆動回路４０および信号線駆動回路５０に接続される
複数の接続パッドＰＤを備える。これら接続パッドＰＤ
は例えば電源電圧、クロック信号ＣＫＶ，ＣＫＨ、走査
パルスＳＴＶ，ＳＴＨ、赤用映像信号Ｒ１〜Ｒ３、緑用
映像信号Ｇ１〜Ｇ３、青用映像信号Ｂ１〜Ｂ３等を入力
すると共に、アレイ基板１０の製造後において検査用に
信号を入出力するために用いられる。アレイ基板１０の
製造工程では、例えば図２に示すように複数のアレイ基
板１０が１枚のガラス板に一体的に形成された大型の表
示パネル基板ＧＬが得られる。これらアレイ基板１０は
表示パネル基板ＧＬを例えば図２に示す破線に沿って切
断することにより互いに分離され切出される。
【００１２】図３は図１および図２に示すアレイ基板１
０の端部付近の回路を示す。このアレイ基板１０では、
複数の画素電極ＥＬが行方向において３グループに区分
され、信号線駆動回路５０が各々対応グループの画素電
極ＥＬを行方向において順次走査する第１から第３シフ
トレジスタＳＲ、および各々対応シフトレジスタＳＲの
出力により所望の信号電圧をサンプリングし対応グルー
プの画素電極ＥＬに供給するための第１から第３信号供
給部ＳＯを含む。水平走査パルスＳＴＨは水平走査パル
スＳＴＨ用の接続パッドＰＤから第１から第３シフトレ
ジスタＳＲに共通に供給される。水平クロック信号ＣＫ
Ｈは水平クロック信号ＣＫＨの接続パッドＰＤから第１
から第３シフトレジスタＳＲに共通に供給されると共
に、インバータＲＶを介して反転水平クロック信号ＣＫ
Ｂとして第１から第３シフトレジスタＳＲに共通に供給
される。各シフトレジスタＳＲは水平走査パルスＳＴＨ
を水平クロック信号ＣＫＨに同期してシフトするために
カスケード接続される複数のＤ型フリップフロップＤＦ
から構成され、この水平走査パルスＳＴＨのシフト出力
位置に基づいて対応グループの画素電極ＥＬにサンプリ
ングされた信号電圧を供給する。各Ｄ型フリップフロッ
プＤＦは図４に示すようにクロックドインバータ５１、
インバータ５２、およびクロックドインバータ５３によ
り構成される。クロックドインバータ５１は入力端ＩＮ
からの入力信号を反転水平クロック信号ＣＫＢの立ち上
りに応答して反転する。インバータ５２はクロックドイ
ンバータ５１およびクロックドインバータ５３の出力信
号の論理和を反転して出力端ＯＵＴに供給すると共にク
ロックドインバータ５３に供給する。クロックドインバ
ータ５３は入力信号を反転水平クロック信号ＣＫＨの立
ち上りに応答して反転する。すなわち、各シフトレジス
タＳＲの全Ｄ型フリップフロップＤＦは図５に示すよう
にクロック信号ＣＫＢ，ＣＫＨのクロック周期で入力信
号をラッチして保持する。
０の端部付近の回路を示す。このアレイ基板１０では、
複数の画素電極ＥＬが行方向において３グループに区分
され、信号線駆動回路５０が各々対応グループの画素電
極ＥＬを行方向において順次走査する第１から第３シフ
トレジスタＳＲ、および各々対応シフトレジスタＳＲの
出力により所望の信号電圧をサンプリングし対応グルー
プの画素電極ＥＬに供給するための第１から第３信号供
給部ＳＯを含む。水平走査パルスＳＴＨは水平走査パル
スＳＴＨ用の接続パッドＰＤから第１から第３シフトレ
ジスタＳＲに共通に供給される。水平クロック信号ＣＫ
Ｈは水平クロック信号ＣＫＨの接続パッドＰＤから第１
から第３シフトレジスタＳＲに共通に供給されると共
に、インバータＲＶを介して反転水平クロック信号ＣＫ
Ｂとして第１から第３シフトレジスタＳＲに共通に供給
される。各シフトレジスタＳＲは水平走査パルスＳＴＨ
を水平クロック信号ＣＫＨに同期してシフトするために
カスケード接続される複数のＤ型フリップフロップＤＦ
から構成され、この水平走査パルスＳＴＨのシフト出力
位置に基づいて対応グループの画素電極ＥＬにサンプリ
ングされた信号電圧を供給する。各Ｄ型フリップフロッ
プＤＦは図４に示すようにクロックドインバータ５１、
インバータ５２、およびクロックドインバータ５３によ
り構成される。クロックドインバータ５１は入力端ＩＮ
からの入力信号を反転水平クロック信号ＣＫＢの立ち上
りに応答して反転する。インバータ５２はクロックドイ
ンバータ５１およびクロックドインバータ５３の出力信
号の論理和を反転して出力端ＯＵＴに供給すると共にク
ロックドインバータ５３に供給する。クロックドインバ
ータ５３は入力信号を反転水平クロック信号ＣＫＨの立
ち上りに応答して反転する。すなわち、各シフトレジス
タＳＲの全Ｄ型フリップフロップＤＦは図５に示すよう
にクロック信号ＣＫＢ，ＣＫＨのクロック周期で入力信
号をラッチして保持する。
【００１３】第１信号供給部ＳＯは第１グループの画素
電ＥＬ極用の信号線ＸおよびＲＧＢ映像信号Ｒ１，Ｇ
１，Ｂ１の配線間に接続され第１シフトレジスタＳＲの
フリップフロップＤＦの出力端からそれぞれ供給される
シフト出力に応答して導通する複数のアナログスイッチ
ング素子ＳＷで構成される。すなわち、赤用映像信号Ｒ
１が３ｉ＋１（ここで、ｉ＝０，１，２，３…）番目の
信号線Ｘに供給され、緑用映像信号Ｇ１が３ｉ＋２（こ
こで、ｉ＝０，１，２，３…）番目の信号線Ｘに供給さ
れ、青用映像信号Ｂ１が３ｉ＋３（ここで、ｉ＝０，
１，２，３…）に供給される。
電ＥＬ極用の信号線ＸおよびＲＧＢ映像信号Ｒ１，Ｇ
１，Ｂ１の配線間に接続され第１シフトレジスタＳＲの
フリップフロップＤＦの出力端からそれぞれ供給される
シフト出力に応答して導通する複数のアナログスイッチ
ング素子ＳＷで構成される。すなわち、赤用映像信号Ｒ
１が３ｉ＋１（ここで、ｉ＝０，１，２，３…）番目の
信号線Ｘに供給され、緑用映像信号Ｇ１が３ｉ＋２（こ
こで、ｉ＝０，１，２，３…）番目の信号線Ｘに供給さ
れ、青用映像信号Ｂ１が３ｉ＋３（ここで、ｉ＝０，
１，２，３…）に供給される。
【００１４】第２信号供給部ＳＯは第２グループの画素
電ＥＬ極用の信号線ＸおよびＲＧＢ映像信号Ｒ２，Ｇ
２，Ｂ２の配線間に接続され第２シフトレジスタＳＲの
フリップフロップＤＦ出力端からそれぞれ供給されるシ
フト出力に応答して導通する複数のアナログスイッチン
グ素子ＳＷで構成される。具体的には、赤用映像信号Ｒ
２が３ｉ＋１（ここで、ｉ＝０，１，２，３…）番目の
信号線Ｘに供給され、緑用映像信号Ｇ２が３ｉ＋２（こ
こで、ｉ＝０，１，２，３…）番目の信号線Ｘに供給さ
れ、青用映像信号Ｂ２が３ｉ＋３（ここで、ｉ＝０，
１，２，３…）に供給される。第３信号供給部ＳＯは第
３グループの画素電ＥＬ極用の信号線ＸおよびＲＧＢ映
像信号Ｒ３，Ｇ３，Ｂ３の配線間に接続され第３シフト
レジスタＳＲのフリップフロップＤＦの出力端からそれ
ぞれ供給されるシフト出力に応答して導通する複数のア
ナログスイッチング素子ＳＷで構成される。具体的に
は、赤用映像信号Ｒ３が３ｉ＋１（ここで、ｉ＝０，
１，２，３…）番目の信号線Ｘに供給され、緑用映像信
号Ｇ３が３ｉ＋２（ここで、ｉ＝０，１，２，３…）番
目の信号線Ｘに供給され、青用映像信号Ｂ３が３ｉ＋３
（ここで、ｉ＝０，１，２，３…）に供給される。各ア
ナログスイッチング素子ＳＷはポリシリコン薄膜トラン
ジスタで構成される。
電ＥＬ極用の信号線ＸおよびＲＧＢ映像信号Ｒ２，Ｇ
２，Ｂ２の配線間に接続され第２シフトレジスタＳＲの
フリップフロップＤＦ出力端からそれぞれ供給されるシ
フト出力に応答して導通する複数のアナログスイッチン
グ素子ＳＷで構成される。具体的には、赤用映像信号Ｒ
２が３ｉ＋１（ここで、ｉ＝０，１，２，３…）番目の
信号線Ｘに供給され、緑用映像信号Ｇ２が３ｉ＋２（こ
こで、ｉ＝０，１，２，３…）番目の信号線Ｘに供給さ
れ、青用映像信号Ｂ２が３ｉ＋３（ここで、ｉ＝０，
１，２，３…）に供給される。第３信号供給部ＳＯは第
３グループの画素電ＥＬ極用の信号線ＸおよびＲＧＢ映
像信号Ｒ３，Ｇ３，Ｂ３の配線間に接続され第３シフト
レジスタＳＲのフリップフロップＤＦの出力端からそれ
ぞれ供給されるシフト出力に応答して導通する複数のア
ナログスイッチング素子ＳＷで構成される。具体的に
は、赤用映像信号Ｒ３が３ｉ＋１（ここで、ｉ＝０，
１，２，３…）番目の信号線Ｘに供給され、緑用映像信
号Ｇ３が３ｉ＋２（ここで、ｉ＝０，１，２，３…）番
目の信号線Ｘに供給され、青用映像信号Ｂ３が３ｉ＋３
（ここで、ｉ＝０，１，２，３…）に供給される。各ア
ナログスイッチング素子ＳＷはポリシリコン薄膜トラン
ジスタで構成される。
【００１５】ちなみに、走査線駆動回路４０では、単一
のシフトレジスタが複数の画素電極ＥＬを列方向におい
て順次走査する。このシフトレジスタは垂直走査信号Ｓ
ＴＶを垂直クロック信号ＣＫＶに同期してシフトするた
めにカスケード接続される複数のＤ型フリップフロップ
から構成され、垂直走査パルスＳＴＶのシフト位置に基
づいて複数の画素電極ＥＬを順次走査する。
のシフトレジスタが複数の画素電極ＥＬを列方向におい
て順次走査する。このシフトレジスタは垂直走査信号Ｓ
ＴＶを垂直クロック信号ＣＫＶに同期してシフトするた
めにカスケード接続される複数のＤ型フリップフロップ
から構成され、垂直走査パルスＳＴＶのシフト位置に基
づいて複数の画素電極ＥＬを順次走査する。
【００１６】アレイ基板１０はさらに駆動回路検査を補
助する検査補助手段を備える。この検査補助手段は複数
の接続パッドＰＤの一部で構成される制御用接続パッド
ＰＤＩ、複数の検査用接続パッドＰＤＯ、および各検査
用接続パッドを例えば信号線駆動回路５０内の互いに異
なる箇所に選択的に接続するスイッチ回路ＳＷＣを含
む。このスイッチ回路ＳＷＣは各々対応シフトレジスタ
ＳＲの最終フリップフロップＤＦの出力端および対応検
査用接続パッドＰＤＯ間に接続される複数の第１スイッ
チング素子ＴＷ１、各々対応シフトレジスタＳＲの最終
フリップフロップＤＦを除く残りのフリップフロップＤ
Ｆの出力端および対応検査用パッドＰＤＯ間に接続され
る複数の第２スイッチング素子ＴＷ２、およびこれら第
１スイッチング素子および第２スイッチング素子ＴＷ
１，ＴＷ２の一方を選択して導通させる選択回路ＳＥＬ
を含む。第１および第２スイッチング素子ＴＷ１，ＴＷ
２はポリシリコン薄膜トランジスタで構成される。選択
回路ＳＥＬは制御用接続パッドＰＤＩおよびグランド間
に接続される抵抗Ｒと、制御用接続パッドＰＤＩおよび
各第１スイッチング素子ＴＷ１のゲート間に接続される
配線と、制御用接続パッドＰＤＩおよび各第２スイッチ
ング素子ＴＷ２のゲート間に接続されるインバータＩＶ
とにより構成される。
助する検査補助手段を備える。この検査補助手段は複数
の接続パッドＰＤの一部で構成される制御用接続パッド
ＰＤＩ、複数の検査用接続パッドＰＤＯ、および各検査
用接続パッドを例えば信号線駆動回路５０内の互いに異
なる箇所に選択的に接続するスイッチ回路ＳＷＣを含
む。このスイッチ回路ＳＷＣは各々対応シフトレジスタ
ＳＲの最終フリップフロップＤＦの出力端および対応検
査用接続パッドＰＤＯ間に接続される複数の第１スイッ
チング素子ＴＷ１、各々対応シフトレジスタＳＲの最終
フリップフロップＤＦを除く残りのフリップフロップＤ
Ｆの出力端および対応検査用パッドＰＤＯ間に接続され
る複数の第２スイッチング素子ＴＷ２、およびこれら第
１スイッチング素子および第２スイッチング素子ＴＷ
１，ＴＷ２の一方を選択して導通させる選択回路ＳＥＬ
を含む。第１および第２スイッチング素子ＴＷ１，ＴＷ
２はポリシリコン薄膜トランジスタで構成される。選択
回路ＳＥＬは制御用接続パッドＰＤＩおよびグランド間
に接続される抵抗Ｒと、制御用接続パッドＰＤＩおよび
各第１スイッチング素子ＴＷ１のゲート間に接続される
配線と、制御用接続パッドＰＤＩおよび各第２スイッチ
ング素子ＴＷ２のゲート間に接続されるインバータＩＶ
とにより構成される。
【００１７】ここで、製造工程で上述の表示パネル基板
ＧＬから切出されたアレイ基板１０に含まれる駆動回路
の検査方法を説明する。この検査では、高速動作が要求
される信号線駆動回路５０のシフトレジスタが主として
検査対象となる。アレイ基板１０の電源投入後、まず第
１から第３シフトレジスタＳＲが水平走査パルスＳＴＨ
を最終フリップフロップＤＦにシフトできるか確認され
る。このため、高レベルの制御信号が外部検査装置から
制御用接続パッドＰＤＩに供給される。選択回路ＳＥＬ
はこのとき制御用接続パッドＰＤＩに設定される電位状
態で全ての第１スイッチング素子ＴＷ１を導通させる。
続いて外部検査装置は水平走査パルスＳＴＨおよび水平
クロック信号ＣＫＨを対応接続パッドＰＤに供給して第
１から第３シフトレジスタＳＲを動作させ、さらに水平
クロック信号ＣＫＨのクロック数をカウントする一方で
第１から第３シフトレジスタＳＲの最終フリップフロッ
プＤＦから第１スイッチング素子ＴＷ１をそれぞれ介し
て検査用接続パッドＰＤＯに微分波形として出力される
出力電圧を観測する。これにより、シフトレジスタ動作
の正常または異常を確認する。
ＧＬから切出されたアレイ基板１０に含まれる駆動回路
の検査方法を説明する。この検査では、高速動作が要求
される信号線駆動回路５０のシフトレジスタが主として
検査対象となる。アレイ基板１０の電源投入後、まず第
１から第３シフトレジスタＳＲが水平走査パルスＳＴＨ
を最終フリップフロップＤＦにシフトできるか確認され
る。このため、高レベルの制御信号が外部検査装置から
制御用接続パッドＰＤＩに供給される。選択回路ＳＥＬ
はこのとき制御用接続パッドＰＤＩに設定される電位状
態で全ての第１スイッチング素子ＴＷ１を導通させる。
続いて外部検査装置は水平走査パルスＳＴＨおよび水平
クロック信号ＣＫＨを対応接続パッドＰＤに供給して第
１から第３シフトレジスタＳＲを動作させ、さらに水平
クロック信号ＣＫＨのクロック数をカウントする一方で
第１から第３シフトレジスタＳＲの最終フリップフロッ
プＤＦから第１スイッチング素子ＴＷ１をそれぞれ介し
て検査用接続パッドＰＤＯに微分波形として出力される
出力電圧を観測する。これにより、シフトレジスタ動作
の正常または異常を確認する。
【００１８】この後、第１から第３シフトレジスタＳＲ
の各フリップフロップＤＦで規定以上の遅延が発生して
いないことが確認される。このため、低レベルの制御信
号が外部検査装置から制御用接続パッドＰＤＩに供給さ
れる。選択回路ＳＥＬはこのとき制御用接続パッドＰＤ
Ｉに設定される電位状態で全ての第１スイッチング素子
ＴＷ１に代って全ての第２スイッチング素子ＴＷ２を導
通させる。続いて外部検査装置は水平走査パルスＳＴＨ
および水平クロック信号ＣＫＨを対応接続パッドＰＤに
供給して第１から第３シフトレジスタＳＲを動作させ、
さらに水平クロック信号ＣＫＨのクロック数をカウント
する一方で第１から第３シフトレジスタＳＲの各フリッ
プフロップＤＦから第２スイッチング素子ＴＷ１をそれ
ぞれ介して検査用接続パッドＰＤＯに微分波形として出
力される出力電圧を観測する。これにより、残りフリッ
プフロップＤＦの正常または異常を確認する。尚、フリ
ップフロップＤＦおよびスイッチング素子ＴＷ１，ＴＷ
２間の検査用配線は通常のシフトレジスタ動作に影響を
与えないよう検査完了後にレーザトリミングされる。
の各フリップフロップＤＦで規定以上の遅延が発生して
いないことが確認される。このため、低レベルの制御信
号が外部検査装置から制御用接続パッドＰＤＩに供給さ
れる。選択回路ＳＥＬはこのとき制御用接続パッドＰＤ
Ｉに設定される電位状態で全ての第１スイッチング素子
ＴＷ１に代って全ての第２スイッチング素子ＴＷ２を導
通させる。続いて外部検査装置は水平走査パルスＳＴＨ
および水平クロック信号ＣＫＨを対応接続パッドＰＤに
供給して第１から第３シフトレジスタＳＲを動作させ、
さらに水平クロック信号ＣＫＨのクロック数をカウント
する一方で第１から第３シフトレジスタＳＲの各フリッ
プフロップＤＦから第２スイッチング素子ＴＷ１をそれ
ぞれ介して検査用接続パッドＰＤＯに微分波形として出
力される出力電圧を観測する。これにより、残りフリッ
プフロップＤＦの正常または異常を確認する。尚、フリ
ップフロップＤＦおよびスイッチング素子ＴＷ１，ＴＷ
２間の検査用配線は通常のシフトレジスタ動作に影響を
与えないよう検査完了後にレーザトリミングされる。
【００１９】上述の表示バネル基板ＧＬでは、スイッチ
回路ＳＷＣが各検査用接続パッドＰＤＯを信号駆動回路
５０内の互いに異なる箇所に選択的に接続する。このた
め、各検査用接続パッドＰＤＯがこれらの箇所から発生
される複数の出力信号を観測するために共通に利用でき
る。従って、検査箇所の数に対する検査用接続パッドＰ
ＤＯの必要数を低減することができる。従来であれば、
第１から第３シフトレジスタＳＲの各々について２個の
検査用接続パッドを設け、合計で６個の接続パッドが駆
動回路検査に必要とされる。これに対して本実施形態の
場合、第１から第３シフトレジスタＳＲの各々について
１個の検査用接続パッドＰＤＯを設けることから制御用
接続パッドＰＤＩを含めても合計で４個の接続パッドし
か駆動回路検査に必要とされない。また、これにより検
査用接続パッドＰＤＯおよび制御用接続パッドＰＤＩ全
体が占有する面積も低下するため、駆動回路５０の設計
においてサイズの制約を緩和できる。さらに接続パッド
ＰＤＯおよびＰＤＩを一般的な接続パッドＰＤの一部と
して追加した状態で、接続パッドＰＤ間隔に余裕をもた
せることができるため、静電気に対する回路耐圧を高め
て静電破壊を防止できる。
回路ＳＷＣが各検査用接続パッドＰＤＯを信号駆動回路
５０内の互いに異なる箇所に選択的に接続する。このた
め、各検査用接続パッドＰＤＯがこれらの箇所から発生
される複数の出力信号を観測するために共通に利用でき
る。従って、検査箇所の数に対する検査用接続パッドＰ
ＤＯの必要数を低減することができる。従来であれば、
第１から第３シフトレジスタＳＲの各々について２個の
検査用接続パッドを設け、合計で６個の接続パッドが駆
動回路検査に必要とされる。これに対して本実施形態の
場合、第１から第３シフトレジスタＳＲの各々について
１個の検査用接続パッドＰＤＯを設けることから制御用
接続パッドＰＤＩを含めても合計で４個の接続パッドし
か駆動回路検査に必要とされない。また、これにより検
査用接続パッドＰＤＯおよび制御用接続パッドＰＤＩ全
体が占有する面積も低下するため、駆動回路５０の設計
においてサイズの制約を緩和できる。さらに接続パッド
ＰＤＯおよびＰＤＩを一般的な接続パッドＰＤの一部と
して追加した状態で、接続パッドＰＤ間隔に余裕をもた
せることができるため、静電気に対する回路耐圧を高め
て静電破壊を防止できる。
【００２０】尚、本発明は上述の実施形態に限定され
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。例えば上述の実施形態のスイッチ回路は検査用接続
パッドＰＤＯを信号線駆動回路５０のシフトレジスタＳ
Ｒ内の互いに異なる箇所に選択的に接続するよう構成さ
れたが、検査用接続パッドＰＤＯを別の互いに異なる箇
所に選択的に接続するよう構成されてもよい。また検査
用接続パッドＰＤＯはシフトレジスタＳＲ内の互いに異
なる箇所からの出力電圧を観測するためだけでなく、検
査用の信号を必要に応じて入力するためにも利用でき
る。
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。例えば上述の実施形態のスイッチ回路は検査用接続
パッドＰＤＯを信号線駆動回路５０のシフトレジスタＳ
Ｒ内の互いに異なる箇所に選択的に接続するよう構成さ
れたが、検査用接続パッドＰＤＯを別の互いに異なる箇
所に選択的に接続するよう構成されてもよい。また検査
用接続パッドＰＤＯはシフトレジスタＳＲ内の互いに異
なる箇所からの出力電圧を観測するためだけでなく、検
査用の信号を必要に応じて入力するためにも利用でき
る。
【００２１】また、上述の実施例では、制御用接続パッ
ドＰＤＩおよび検査用接続パッドＰＤＯが他の接続パッ
ドと共にアレイ基板の端部に沿って並べられたが、制御
用接続パッドＰＤＩおよび検査用接続パッドＰＤＯ全体
を他の接続パッドからせり出すように形成し、検査後に
他の接続パッドを残して接続パッドＰＤＩおよびＰＤＯ
を全て取除くようアレイ基板の端部をさらに切り落して
もよい。
ドＰＤＩおよび検査用接続パッドＰＤＯが他の接続パッ
ドと共にアレイ基板の端部に沿って並べられたが、制御
用接続パッドＰＤＩおよび検査用接続パッドＰＤＯ全体
を他の接続パッドからせり出すように形成し、検査後に
他の接続パッドを残して接続パッドＰＤＩおよびＰＤＯ
を全て取除くようアレイ基板の端部をさらに切り落して
もよい。
【００２２】
【発明の効果】以上のように本発明によれば、検査箇所
の数に対して検査用接続パッドの必要数を低減できる表
示パネル基板およびその検査方法を提供することができ
る。
の数に対して検査用接続パッドの必要数を低減できる表
示パネル基板およびその検査方法を提供することができ
る。
【図１】本発明の一実施形態に係る液晶表示パネルの構
成を概略的に示す平面図である。
成を概略的に示す平面図である。
【図２】図１に示すような複数のアレイ基板が１枚のガ
ラス板に一体的に形成された表示パネル基板を示す平面
図である。
ラス板に一体的に形成された表示パネル基板を示す平面
図である。
【図３】図１および図２に示すアレイ基板の端部付近の
回路図である。
回路図である。
【図４】図３に示すＤ型フリップフロップの構成を示す
回路図である。
回路図である。
【図５】図３に示すシフトレジスタの通常動作において
得られる出力電圧の波形を示すタイムチャートである。
得られる出力電圧の波形を示すタイムチャートである。
１０…アレイ基板 ２０…対向基板 ３０…液晶層 ４０…走査線駆動回路 ５０…信号線駆動回路 Ｘ…信号線 Ｙ…走査線 ＥＬ…画素電極 ＰＤ…接続パッド ＳＲ…シフトレジスタ ＳＷＣ…スイッチ回路 ＰＤＯ…検査用接続パッド ＰＤＩ…制御用接続パッド ＴＷ１…第１スイッチング素子 ＴＷ２…第２スイッチング素子 ＳＥＬ…選択回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０２Ｆ 1/1368 Ｇ０２Ｆ 1/136 ５００ ２Ｈ０９３ Ｆターム(参考） 2G014 AA02 AB21 2G032 AB01 AK02 AK15 AL05 2G036 AA19 BA33 BB12 CA10 2H088 FA13 HA06 HA08 MA20 2H092 GA40 JA24 KA04 KA05 MA30 MA55 NA30 PA01 PA06 2H093 NA16 NC22 ND50 ND56 ND60
Claims (6)
- 【請求項１】 複数の画素電極と、これら画素電極を駆
動する駆動回路と、前記駆動回路の検査を補助する検査
補助手段とを備え、前記検査補助手段は複数の検査用接
続パッド、および各検査用接続パッドを前記駆動回路内
の互いに異なる箇所に選択的に接続するスイッチ回路を
含むことを特徴とする表示パネル基板。 - 【請求項２】 前記検査補助手段は前記スイッチ回路を
外部から制御するための制御用接続パッドをさらに含む
ことを特徴とする請求項１に記載の表示パネル基板。 - 【請求項３】 前記複数の画素電極は複数グループに区
分され、前記駆動回路は各々走査パルスをシフトするよ
うカスケード接続される複数のフリップフロップから構
成されこの走査パルスのシフト位置に基づいて対応グル
ープの画素電極を順次走査する複数のシフトレジスタ、
および各々対応シフトレジスタにより順次走査される対
応グループの画素電極に信号電圧をそれぞれ供給する複
数の信号供給部を含み、前記スイッチ回路は各々対応シ
フトレジスタの最終フリップフロップの出力端および対
応検査用接続パッド間に接続される複数の第１スイッチ
ング素子、各々対応シフトレジスタの最終フリップフロ
ップを除く残りのフリップフロップの出力端および前記
対応検査用パッド間に接続される複数の第２スイッチン
グ素子、およびこれら第１スイッチング素子および第２
スイッチング素子の一方を選択して導通させる選択回路
を含むことを特徴とする請求項１に記載の表示パネル基
板。 - 【請求項４】 前記検査補助手段は前記選択回路を外部
から制御するための制御用接続パッドをさらに含むこと
を特徴とする請求項３に記載の表示パネル基板。 - 【請求項５】 前記第１および第２スイッチング素子は
ポリシリコン薄膜トランジスタで構成されることを特徴
とする請求項３に記載の表示パネル基板。 - 【請求項６】 複数の画素電極と、これら画素電極を駆
動する駆動回路と、前記駆動回路の検査を補助する検査
補助手段とを備え、前記検査補助手段は複数の検査用接
続パッド、および各検査用接続パッドを前記駆動回路内
の互いに異なる箇所に選択的に接続するスイッチ回路を
含む表示パネル基板の検査方法であって、各検査用接続
パッドが順次前記異なる箇所に接続されるよう前記スイ
ッチ回路を制御し、前記異なる箇所の出力電圧をそれぞ
れ観測することを特徴とする表示パネル基板の検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000151419A JP2001330650A (ja) | 2000-05-23 | 2000-05-23 | 表示パネル基板およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000151419A JP2001330650A (ja) | 2000-05-23 | 2000-05-23 | 表示パネル基板およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001330650A true JP2001330650A (ja) | 2001-11-30 |
Family
ID=18656981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000151419A Pending JP2001330650A (ja) | 2000-05-23 | 2000-05-23 | 表示パネル基板およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001330650A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227505A (ja) * | 2004-02-12 | 2005-08-25 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2007206440A (ja) * | 2006-02-02 | 2007-08-16 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置および検査方法 |
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
| KR101146526B1 (ko) | 2005-11-21 | 2012-05-25 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치의 데이터 구동부 및 이를포함하는 액정표시장치 |
-
2000
- 2000-05-23 JP JP2000151419A patent/JP2001330650A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227505A (ja) * | 2004-02-12 | 2005-08-25 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR101146526B1 (ko) | 2005-11-21 | 2012-05-25 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치의 데이터 구동부 및 이를포함하는 액정표시장치 |
| JP2007206440A (ja) * | 2006-02-02 | 2007-08-16 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置および検査方法 |
| JP4561647B2 (ja) * | 2006-02-02 | 2010-10-13 | セイコーエプソン株式会社 | 電気光学装置用基板、電気光学装置および検査方法 |
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
| CN102460680A (zh) * | 2009-06-09 | 2012-05-16 | 夏普株式会社 | 电子装置 |
| JP5350475B2 (ja) * | 2009-06-09 | 2013-11-27 | シャープ株式会社 | 電子装置 |
| US9177521B2 (en) | 2009-06-09 | 2015-11-03 | Sharp Kabushiki Kaisha | Electronic device |
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