JPS6266291A - 薄膜走査回路 - Google Patents
薄膜走査回路Info
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- JPS6266291A JPS6266291A JP60207078A JP20707885A JPS6266291A JP S6266291 A JPS6266291 A JP S6266291A JP 60207078 A JP60207078 A JP 60207078A JP 20707885 A JP20707885 A JP 20707885A JP S6266291 A JPS6266291 A JP S6266291A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタ（以下；１ＴＦＴと略記す
る。）より底るアクティブマトリクスパネル、固体撮像
装置等に内蔵された薄膜走査回路の構造に関する。
る。）より底るアクティブマトリクスパネル、固体撮像
装置等に内蔵された薄膜走査回路の構造に関する。
不発明は、アクティブマトリクスノくネル、固体撮像装
置等の薄膜走査回路において、ＴＰＴより成るアナログ
スイッチのゲートにＭＯＳｆｆｉキャノ（シタを接続す
ることによって、前記アナログスイッチの負荷駆動能力
を増大させる様にしたものである。
置等の薄膜走査回路において、ＴＰＴより成るアナログ
スイッチのゲートにＭＯＳｆｆｉキャノ（シタを接続す
ることによって、前記アナログスイッチの負荷駆動能力
を増大させる様にしたものである。
従来の走査回路は、文献「商品化された液晶ポケットカ
ラーテレビ」（日経エレクトロニクス、１９８４年９月
１０日）に示される様に、単結晶シリコンの０Ｍ０８Ｌ
ＥＩ工として形成されティた。
ラーテレビ」（日経エレクトロニクス、１９８４年９月
１０日）に示される様に、単結晶シリコンの０Ｍ０８Ｌ
ＥＩ工として形成されティた。
アクティブマトリクスパネルのソース線駆動用の走査回
路の従来例ｆｊｒ：第７図に示す。同図に示される様に
、ＣＭＯＳシフトレジスタ１の被転送パルスでＣＭＯＳ
トランスミッションゲート２．３．４、・・・・・・勿
順次選択することによって、ソース線５．６．７・・・
・・・に映像信号を書き込んでいた。
路の従来例ｆｊｒ：第７図に示す。同図に示される様に
、ＣＭＯＳシフトレジスタ１の被転送パルスでＣＭＯＳ
トランスミッションゲート２．３．４、・・・・・・勿
順次選択することによって、ソース線５．６．７・・・
・・・に映像信号を書き込んでいた。
〔発明が解決しようとする問題点及び目的〕前述したご
とく、第７図の走査回路は単結晶シリコン基板に０ＭＯ
ＳＬＳＩとして形成されており、その構成要素であるＭ
ＯＳＦＥＴの移動度は２００ ［ｉ／Ａ働Ｓｅｃ ］〜
４００ ［ｍ／Ａｓ Ｓｅａ ）と大きく、トランスミ
ッションゲートの負荷駆動能力は十分大きなものであっ
た。しかしながら、アモルファスシリコン、多結晶シリ
コン等のシリコン薄膜で形成されたＴＮＴを構成要素と
して、ＴＰＴより成るアクティブマトリクスパネルや固
体撮像装置と同一の絶縁基板上に薄膜走査回路全作り込
もうとした場合、該ＴＩＦＴの移動度は前記単結晶シリ
コンＭＯＥＩＦＦ！Ｔに比較して１桁乃至２桁低いもの
となる。この結果、走査回路特にアナログスイッチの負
荷駆動能力の不足が問題となる。
とく、第７図の走査回路は単結晶シリコン基板に０ＭＯ
ＳＬＳＩとして形成されており、その構成要素であるＭ
ＯＳＦＥＴの移動度は２００ ［ｉ／Ａ働Ｓｅｃ ］〜
４００ ［ｍ／Ａｓ Ｓｅａ ）と大きく、トランスミ
ッションゲートの負荷駆動能力は十分大きなものであっ
た。しかしながら、アモルファスシリコン、多結晶シリ
コン等のシリコン薄膜で形成されたＴＮＴを構成要素と
して、ＴＰＴより成るアクティブマトリクスパネルや固
体撮像装置と同一の絶縁基板上に薄膜走査回路全作り込
もうとした場合、該ＴＩＦＴの移動度は前記単結晶シリ
コンＭＯＥＩＦＦ！Ｔに比較して１桁乃至２桁低いもの
となる。この結果、走査回路特にアナログスイッチの負
荷駆動能力の不足が問題となる。
そこで、本発明は上述の問題点全解決するもので、その
目的とするところは、該薄膜走査回路特にアナログスイ
ッチの負荷駆動能力全飛躍的に増大させることにある。
目的とするところは、該薄膜走査回路特にアナログスイ
ッチの負荷駆動能力全飛躍的に増大させることにある。
本発明の薄膜走査回路は、相補型ＴＰＴによるゲート選
択回路によりＴＰＴより成るアナログスイッチのゲート
を順次選択して該アナログスイッチを一足期間ずつＯＮ
させる様に構成された薄膜走査回路であって、該アナロ
グスイッチのゲートに薄膜走査回路を構成しているＴＰ
Ｔと同一構造のＭｏＳ型キャパシタの−１の電極ケ接続
し、薄膜走査回路の内部の端子の一つに該ＭＯＥＩ型キ
ャパシタの他方の電極全接続して成ること’に’ＦＩＮ
徴とする。
択回路によりＴＰＴより成るアナログスイッチのゲート
を順次選択して該アナログスイッチを一足期間ずつＯＮ
させる様に構成された薄膜走査回路であって、該アナロ
グスイッチのゲートに薄膜走査回路を構成しているＴＰ
Ｔと同一構造のＭｏＳ型キャパシタの−１の電極ケ接続
し、薄膜走査回路の内部の端子の一つに該ＭＯＥＩ型キ
ャパシタの他方の電極全接続して成ること’に’ＦＩＮ
徴とする。
本発明の薄膜走査回路において、ＭｏＳ型キャパシタは
第４因に示す様な特性ケ示す。ただし、ケート電圧ＶＧ
はＭｏＳ型キャパシタのサブストレート側電極からゲー
トをみた電位である。ゲート選択回路によつ℃ある特定
のアナログスイッチが選択されると、当該アナログスイ
ッチに接続されているＭｏＳ型キャパシタの動作点は非
選択時の１０から選択時の１１に移る。このため、該Ｍ
ｏＳ型キャパシタはブートストラップ容量として働き、
ゲート選択回路から出力されるパルスの立上り（、又は
立下り）時にアナログスイッチのゲート電圧ＶＧの大き
さｔ電源電圧以上に増大させる。
第４因に示す様な特性ケ示す。ただし、ケート電圧ＶＧ
はＭｏＳ型キャパシタのサブストレート側電極からゲー
トをみた電位である。ゲート選択回路によつ℃ある特定
のアナログスイッチが選択されると、当該アナログスイ
ッチに接続されているＭｏＳ型キャパシタの動作点は非
選択時の１０から選択時の１１に移る。このため、該Ｍ
ｏＳ型キャパシタはブートストラップ容量として働き、
ゲート選択回路から出力されるパルスの立上り（、又は
立下り）時にアナログスイッチのゲート電圧ＶＧの大き
さｔ電源電圧以上に増大させる。
この結果、当該アナログスイッチの負荷駆動能力を飛躍
的に高める。
的に高める。
以下、９面に足って本発明の実施例全詳細に説明する。
第１図は、本発明の薄膜走査回路の基本的な構成？示し
た図である。同図において、１２は相補型ＴＦＴｉ用い
たロジック回路で実現されたゲート選択回路である。ゲ
ート選択回路は、具体的には、シフトレジスタでも、カ
ウンターとデコーダの組会せでも、フェーズロックルー
プでモ、アルいはその他のロジック回路でも構わない。
た図である。同図において、１２は相補型ＴＦＴｉ用い
たロジック回路で実現されたゲート選択回路である。ゲ
ート選択回路は、具体的には、シフトレジスタでも、カ
ウンターとデコーダの組会せでも、フェーズロックルー
プでモ、アルいはその他のロジック回路でも構わない。
２５〜２７は、ゲート選択回路１２の第一の出力群、１
６〜１８はＴＰＴで構成されたスイッチ手段、２８〜６
０はゲート選択回路１２の第二の出力群である。前記ス
イッチ手段は、トランスミッションゲート、トライステ
ートインバータ等で構成される。
６〜１８はＴＰＴで構成されたスイッチ手段、２８〜６
０はゲート選択回路１２の第二の出力群である。前記ス
イッチ手段は、トランスミッションゲート、トライステ
ートインバータ等で構成される。
前記第二の出力群には便宜上ゲート選択回路のクロック
信号も含まれるものとする。１３〜１５は、ＴＦ’Ｔと
同一構造のＭｏＳ型キャパシタ、１９〜２１はＴＰＴよ
り成るアナログスイッチ、２２〜２４は、アクティブマ
） ＩＪクスパネルの映像信号線、固体撮像装置の読み
出し信号線等の信号線である。信号線は、モノクロ信号
ならば１本、カラー信号ならばＲ，ＧＳＢの６本等が考
えられる。
信号も含まれるものとする。１３〜１５は、ＴＦ’Ｔと
同一構造のＭｏＳ型キャパシタ、１９〜２１はＴＰＴよ
り成るアナログスイッチ、２２〜２４は、アクティブマ
） ＩＪクスパネルの映像信号線、固体撮像装置の読み
出し信号線等の信号線である。信号線は、モノクロ信号
ならば１本、カラー信号ならばＲ，ＧＳＢの６本等が考
えられる。
第２図は、ＭｏＳ型キャパシタのシンボル函である。同
（閾において、８はゲート′！ＩＥ極、９はサブストレ
ート側電極であり、ＶＧはサブストレート側電極からゲ
ート金みた電位、即ちゲート電圧である。
（閾において、８はゲート′！ＩＥ極、９はサブストレ
ート側電極であり、ＶＧはサブストレート側電極からゲ
ート金みた電位、即ちゲート電圧である。
８３図に、前記ＭｏＳ型キャパシタの断面構造の一例を
示す。同囚において、５１は絶縁基板、５２．３３．３
４は不純物ドープされたシリコンク１膜、３５．３６は
不純物ドーグされないか又は３２〜６４より低＃度に不
純物ドープされたシリコン薄膜、５７．３８はゲート絶
縁膜、３９．４０は金属薄膜又は不純物ドープされたシ
リコン？！Ｊｉ、４１．４２は層間絶縁膜、４３．４４
．４５は金ｙ４薄膜、透明溝１！膜、シリコン、薄膜等
で形成された配線ｊである。
示す。同囚において、５１は絶縁基板、５２．３３．３
４は不純物ドープされたシリコンク１膜、３５．３６は
不純物ドーグされないか又は３２〜６４より低＃度に不
純物ドープされたシリコン薄膜、５７．３８はゲート絶
縁膜、３９．４０は金属薄膜又は不純物ドープされたシ
リコン？！Ｊｉ、４１．４２は層間絶縁膜、４３．４４
．４５は金ｙ４薄膜、透明溝１！膜、シリコン、薄膜等
で形成された配線ｊである。
同図において、４７がＭ ＯＳ ｉキヤパシタであり、
４０がそのゲート電極、３６がサブストレート、３４が
サブストレート側電極である。また、４６はＴＰＴであ
り、３９がゲー）［極、３５がサブストレート、５２が
ソース（又はドレイン〕、３３がドレイン（又はソース
）である。この図より、ＴＰＴとＭＯＳ型キャパシタが
全く同一の断面構造？していることがわかる。
４０がそのゲート電極、３６がサブストレート、３４が
サブストレート側電極である。また、４６はＴＰＴであ
り、３９がゲー）［極、３５がサブストレート、５２が
ソース（又はドレイン〕、３３がドレイン（又はソース
）である。この図より、ＴＰＴとＭＯＳ型キャパシタが
全く同一の断面構造？していることがわかる。
鷹４図は、前ｊＣＭＯＳ！キャパシタのゲート電圧ＶＧ
対容−１ｃの関ＧＭｆ示したものである。ゲート電圧Ｖ
Ｇの大き゛さＩＶＧＩがしきい値ＩＶＴＨＩより大ぎ
げれば、ＭＯＳ型キャパシタの容ｔＣはゲート酸化膜の
認容】・Ｃ０となり、しきい値より小さければ寄生容量
分だけとなる。
対容−１ｃの関ＧＭｆ示したものである。ゲート電圧Ｖ
Ｇの大き゛さＩＶＧＩがしきい値ＩＶＴＨＩより大ぎ
げれば、ＭＯＳ型キャパシタの容ｔＣはゲート酸化膜の
認容】・Ｃ０となり、しきい値より小さければ寄生容量
分だけとなる。
第５図に、本発明σす′４膜走査回路の具体的な構成例
ケ示す。同一において、４８．５１．５４．５７．６１
．６５は相補型ＴＦＴによるインバータ、４９．５０．
５２．５３．５５．５６．５８．５９は相補型ＴＦＴに
よるトライステートインバータであり、以上によってゲ
ート選択回路が構成される。この例の場合、ゲート選択
回路はシフトレジスタとして構成されている。ここで、
４９．５０．５５．５６は、転送りロックφがローのと
き活性、ノ・イのとぎノ蔦イインピーダンスとなるトラ
イステートインバータであり、５２．５３．５８．５９
はその逆の動作上するトライステートインバータである
。また、６０．６２は転送りロックφがハイのとぎ活性
、ローのトキハイインピーダンスとなるトライステート
インバータで形成されたスイッチ手段、６４．６５はＮ
型のＭＯＳ型キャパシタ、６６．６７は同じくＮ型ＴＦ
Ｔによるアナログスイッチ、６日、６９．７０は信号線
である。ゲート選択回路の講−の出力端子７１．７３は
スイッチ手段６０．６２を介してＭＯＳ型キャパシタ６
４．６５のゲート及びアナログスイッチ６６．６７のゲ
ートに接続され、第二の出力端子７２．７４はＭＯＳ型
キャパシタ、６４．６５のサブストレート側［極に接続
される。
ケ示す。同一において、４８．５１．５４．５７．６１
．６５は相補型ＴＦＴによるインバータ、４９．５０．
５２．５３．５５．５６．５８．５９は相補型ＴＦＴに
よるトライステートインバータであり、以上によってゲ
ート選択回路が構成される。この例の場合、ゲート選択
回路はシフトレジスタとして構成されている。ここで、
４９．５０．５５．５６は、転送りロックφがローのと
き活性、ノ・イのとぎノ蔦イインピーダンスとなるトラ
イステートインバータであり、５２．５３．５８．５９
はその逆の動作上するトライステートインバータである
。また、６０．６２は転送りロックφがハイのとぎ活性
、ローのトキハイインピーダンスとなるトライステート
インバータで形成されたスイッチ手段、６４．６５はＮ
型のＭＯＳ型キャパシタ、６６．６７は同じくＮ型ＴＦ
Ｔによるアナログスイッチ、６日、６９．７０は信号線
である。ゲート選択回路の講−の出力端子７１．７３は
スイッチ手段６０．６２を介してＭＯＳ型キャパシタ６
４．６５のゲート及びアナログスイッチ６６．６７のゲ
ートに接続され、第二の出力端子７２．７４はＭＯＳ型
キャパシタ、６４．６５のサブストレート側［極に接続
される。
次に、第６図を用いて、第５囚に示した薄膜走査回路の
動作を説明しよう。データが転送されて来ていない状態
において、ゲート選択回路の第一の出力端子７１はハイ
、ＭＯＢ型キャパシタ６４及びアナログスイッチ６６の
ゲート７５はローとなっている。この時、ＭＯＢ型キャ
パシタ６４の動作点は、ｗＪ４図の１０であって第二の
出刃端子７２にいかなる信号が来ようとも端子７５の状
態はローに固定されたままである。次に、データの転送
されて米ている状態では、第一の出力端子７１には転送
りロックφの立ち上がりでトリガーされたパルスＡが出
力される。期間Ｐ１において、トライステートインバー
タ６０が活性となり、ＭＯＳ型キャパシタ６４及びアナ
ログスイッチ６６のゲート７５をローからハイに反転す
る。この結果、ＭＯ３型キャパシタ６４の動作点は第４
図の１１に移る。
動作を説明しよう。データが転送されて来ていない状態
において、ゲート選択回路の第一の出力端子７１はハイ
、ＭＯＢ型キャパシタ６４及びアナログスイッチ６６の
ゲート７５はローとなっている。この時、ＭＯＢ型キャ
パシタ６４の動作点は、ｗＪ４図の１０であって第二の
出刃端子７２にいかなる信号が来ようとも端子７５の状
態はローに固定されたままである。次に、データの転送
されて米ている状態では、第一の出力端子７１には転送
りロックφの立ち上がりでトリガーされたパルスＡが出
力される。期間Ｐ１において、トライステートインバー
タ６０が活性となり、ＭＯＳ型キャパシタ６４及びアナ
ログスイッチ６６のゲート７５をローからハイに反転す
る。この結果、ＭＯ３型キャパシタ６４の動作点は第４
図の１１に移る。
次に、期間Ｐ１から期間Ｐ２に移る、転送りロックφの
立ち下がりの時点で、トライステートインバータ６０は
ハイインピーダンスとなる。同時にＭＯＥＩ型キャパシ
タ６４のプートストラップ効果によって、φの立ち下が
り（φの立ち上がり〕に同期して端子７５の電位は電源
電圧の二倍近くにまで持ち上げられる。持ち上げられた
電位は期間Ｐ２の間保持され、φの立ち上がりと同時に
ローレベルの電位に引き下げられる。ここで、ＴＰＴは
絶縁基板上に形成されているため、端子７５の電位はダ
イオードでクランプされることはない。
立ち下がりの時点で、トライステートインバータ６０は
ハイインピーダンスとなる。同時にＭＯＥＩ型キャパシ
タ６４のプートストラップ効果によって、φの立ち下が
り（φの立ち上がり〕に同期して端子７５の電位は電源
電圧の二倍近くにまで持ち上げられる。持ち上げられた
電位は期間Ｐ２の間保持され、φの立ち上がりと同時に
ローレベルの電位に引き下げられる。ここで、ＴＰＴは
絶縁基板上に形成されているため、端子７５の電位はダ
イオードでクランプされることはない。
アナログスイッチ６６はＰｌ及びＰ２のＭ１…ＯＮ状態
であるが、荷にＰ２の期間に１６いてはゲート電圧が高
いためインビーダースが極めて低く負荷駆動能力が大き
くなっている。
であるが、荷にＰ２の期間に１６いてはゲート電圧が高
いためインビーダースが極めて低く負荷駆動能力が大き
くなっている。
上述のごとく、本発明によると、走査回路中のアナログ
スイッチのゲートσ）゛電位がｔ源電圧の二倍近くにま
で引き上げられるため前記アナログスイッチの負荷駆動
能力は極めて大ぎなものとなる。
スイッチのゲートσ）゛電位がｔ源電圧の二倍近くにま
で引き上げられるため前記アナログスイッチの負荷駆動
能力は極めて大ぎなものとなる。
アクティブマトリクスパネル、密層型イメージセンサ−
等、大面漬に安価でＴＦＴｉ形成する要請の強いデバイ
スでは、レーザーアニール等ケ用いることな（ＴＰＴの
性能を高めることが必要であり、この様な用途には本発
明は特に大きな効果をもたらす。本発明によると、プー
トストラップ容量として重要な役割りを果たすＭｏＳ型
キャパシタは、アクティブマトリクスパネル、固体撮像
装置等における他のＴＦ’Ｔと同一の構造金有しており
、従って、全く同一の大造プロセスで形成される。従っ
て、レーザーアニール等と異なり、製造コストケ上昇さ
せることなしに走査回路の高性能化を達成することが出
来る。
等、大面漬に安価でＴＦＴｉ形成する要請の強いデバイ
スでは、レーザーアニール等ケ用いることな（ＴＰＴの
性能を高めることが必要であり、この様な用途には本発
明は特に大きな効果をもたらす。本発明によると、プー
トストラップ容量として重要な役割りを果たすＭｏＳ型
キャパシタは、アクティブマトリクスパネル、固体撮像
装置等における他のＴＦ’Ｔと同一の構造金有しており
、従って、全く同一の大造プロセスで形成される。従っ
て、レーザーアニール等と異なり、製造コストケ上昇さ
せることなしに走査回路の高性能化を達成することが出
来る。
また、本発明によると、走査回路のロジック部はすべて
相補型ＴＰＴで構成されるとともに、アナログスイッチ
のゲートはブートストラップ効果で持ち上げられるため
消費電力が極めて低い。
相補型ＴＰＴで構成されるとともに、アナログスイッチ
のゲートはブートストラップ効果で持ち上げられるため
消費電力が極めて低い。
Ｗｃ１図は、本発明の実施例の基本的な構成囚を示した
。 第２図は、ＭｏＳ型キャパシタのシンボル図。 第５図は、ＭｏＳ型キャパシタの断面図全示した。 第４図は、ＭｏＳ型キャパシタの特性図を示した。 第５図は、本発明の実施例の具体的な構収図金示した。 第６図は、本発明の実施例の動作を峠、明するためのタ
イミング図。 第７図は、従来例金示した構成図。 以上 １う〜ＩＧ、 ＭＯ’ｓ鴨１キャ八１シへ薄燻亀ｉ回
路１槙呪圀 第１図 ＭＩｌｌｆｆ＋ヤ〆ンクのンン爪゛ル巳第２図 ４、 ７’ＦＴ ４’？、 ＨＯ５Ｖ！、キｙ／ｆシフしＯＳ型今ヤノ
マシ々＾ぎ「伽１目 第３図 ”Ｉｓ型キマｌぐシヲ＾ソー１−１７Ｌ愛Ｊ宸（狩上碍
第４図 ｂＱ、ｂ２． ）ウイステートインノ？−７ＩＡ＆
＆’、 ＨＤＳ型”ｔｖＲ’／？ｂ＆、 ｂ’ｒ、
ｙ↑ｂり゛ス４−／すｈ＋、ｒｒ３． １ｒ゛−ト１
ｓｘ１９Ｔｈｅヤー＾出、力ｘｑ葎膜Ｌｔ田烙Ａ構べ旧 第５図 づ１１１１目鵞１−めタイミンク”間 第６図 ４Ｌ十〇更査１回路び礪六岨
。 第２図は、ＭｏＳ型キャパシタのシンボル図。 第５図は、ＭｏＳ型キャパシタの断面図全示した。 第４図は、ＭｏＳ型キャパシタの特性図を示した。 第５図は、本発明の実施例の具体的な構収図金示した。 第６図は、本発明の実施例の動作を峠、明するためのタ
イミング図。 第７図は、従来例金示した構成図。 以上 １う〜ＩＧ、 ＭＯ’ｓ鴨１キャ八１シへ薄燻亀ｉ回
路１槙呪圀 第１図 ＭＩｌｌｆｆ＋ヤ〆ンクのンン爪゛ル巳第２図 ４、 ７’ＦＴ ４’？、 ＨＯ５Ｖ！、キｙ／ｆシフしＯＳ型今ヤノ
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Claims (1)
- 相補型薄膜トランジスタによるゲート選択回路によつて
、薄膜トランジスタより成るアナログスイッチのゲート
を順次選択する様に構成された薄膜走査回路において、
前記アナログスイッチのゲートに前記薄膜トランジスタ
と同一構造のＭＯＳ型キャパシタの第一の電極を接続し
、前記薄膜走査回路の内部端子の一つに該ＭＯＳ型キャ
パシタの第二の電極を接続して成ることを特徴とする薄
膜走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207078A JPH07104661B2 (ja) | 1985-09-19 | 1985-09-19 | 薄膜走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207078A JPH07104661B2 (ja) | 1985-09-19 | 1985-09-19 | 薄膜走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266291A true JPS6266291A (ja) | 1987-03-25 |
| JPH07104661B2 JPH07104661B2 (ja) | 1995-11-13 |
Family
ID=16533832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207078A Expired - Lifetime JPH07104661B2 (ja) | 1985-09-19 | 1985-09-19 | 薄膜走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104661B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486497B2 (en) | 1988-05-17 | 2002-11-26 | Seiko Epson Corporation | Liquid crystal device, projection type display device and driving circuit |
| US7167154B2 (en) | 2002-01-08 | 2007-01-23 | Hitachi, Ltd. | Display device |
| WO2007088986A1 (en) * | 2006-01-31 | 2007-08-09 | Sharp Kabushiki Kaisha | A drive circuit, a display device provided with the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5958480A (ja) * | 1982-09-28 | 1984-04-04 | セイコーエプソン株式会社 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
| JPS5958479A (ja) * | 1982-09-28 | 1984-04-04 | セイコーエプソン株式会社 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
-
1985
- 1985-09-19 JP JP60207078A patent/JPH07104661B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JPS5958480A (ja) * | 1982-09-28 | 1984-04-04 | セイコーエプソン株式会社 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
| JPS5958479A (ja) * | 1982-09-28 | 1984-04-04 | セイコーエプソン株式会社 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
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| US7167154B2 (en) | 2002-01-08 | 2007-01-23 | Hitachi, Ltd. | Display device |
| WO2007088986A1 (en) * | 2006-01-31 | 2007-08-09 | Sharp Kabushiki Kaisha | A drive circuit, a display device provided with the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104661B2 (ja) | 1995-11-13 |
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