CN112951175A - 移位寄存器、栅极驱动电路、显示面板及装置 - Google Patents

移位寄存器、栅极驱动电路、显示面板及装置 Download PDF

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CN112951175A CN202110358977.0A CN202110358977A CN112951175A CN 112951175 A CN112951175 A CN 112951175A CN 202110358977 A CN202110358977 A CN 202110358977A CN 112951175 A CN112951175 A CN 112951175A
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Abstract

本发明实施例涉及一种移位寄存器、栅极驱动电路、显示面板及装置，所述移位寄存器包括：上拉控制模块、第一上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第四下拉模块、第五下拉模块和输出模块；通过将移位寄存器连接三个电平信号端，以及通过第一上拉模块控制第二上拉节点的电压变化，在显示面板在显示阶段与触控阶段之间切换时，减少出现显示异常的问题。

Description

移位寄存器、栅极驱动电路、显示面板及装置
技术领域
本发明实施例涉及半导体领域，尤其涉及一种移位寄存器、栅极驱动电路、显示面板及装置。
背景技术
阵列基板行驱动(Gate Drive ON Array，GOA)技术，为将扫描线驱动电路集成在液晶面板的阵列基板上，从而在材料成本和制作工艺方面上降低产品成本。
目前，内嵌式(in-cell)触控显示面板主要集中在中小尺寸，中大尺寸方面因面板尺寸大，相应的驱动负载更高，对于电路的驱动能力要求更高。现有的大尺寸in-cell触控显示面板通过外部IC驱动，成本较高，且GOA电路因大尺寸in-cell触控显示面板对应驱动电压过高，造成GOA电路内部的漏电流较大，整体电路的电压保持能力较差，造成显示异常。
发明内容
鉴于此，为解决上述技术问题或部分技术问题，本发明实施例提供一种移位寄存器、栅极驱动电路、显示面板及装置。
第一方面，本发明实施例提供一种移位寄存器，包括：
上拉控制模块、第一上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第四下拉模块、第五下拉模块和输出模块；
上拉控制模块连接启动信号输入端以及第一上拉节点；
第一上拉模块连接使能信号输入端、电压信号输入端、第一上拉节点以及第二上拉节点；
第一下拉模块连接第一电平信号端、复位信号第一输出端、第一上拉节点以及第一下拉节点；
第二下拉模块连接电压信号输入端、第二电平信号端、第一上拉节点以及第一下拉节点；
第三下拉模块连接第二电平信号端、第一下拉节点、第二上拉节点以及第二下拉节点；
第四下拉模块连接电压信号输入端、使能信号输入端、第二电平信号端、以及第二下拉节点；
第五下拉模块连接第一下拉节点、第一输出端以及第三电平信号端；
输出模块连接时钟信号输入端、第二上拉节点以及第一输出端。
在一个可能的实施方式中，上拉控制模块包括：第一薄膜晶体管；
第一薄膜晶体管的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点；
或，
上拉控制模块包括：第一薄膜晶体管和第十四薄膜晶体管；
第一薄膜晶体管的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点；
第十四薄膜晶体管的栅极连接启动信号输入端、漏极连接第一下拉节点、源极连接第二电平信号端。
在一个可能的实施方式中，第一下拉模块包括：第二薄膜晶体管和第三薄膜晶体管；
第二薄膜晶体管的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；
第三薄膜晶体管的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；
或，
第一下拉模块包括：第二薄膜晶体管、第三薄膜晶体管和第十五薄膜晶体管；
第二薄膜晶体管的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；
第三薄膜晶体管的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；
第十五薄膜晶体管的栅极连接复位控制端、漏极连接第一上拉节点、源极连接第一电平信号端。
在一个可能的实施方式中，第二下拉模块包括：第四薄膜晶体管和第五薄膜晶体管；
第四薄膜晶体管的栅极连接漏极，栅极和漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；
第五薄膜晶体管的栅极连接第一上拉节点，源极连接第二电平信号端；
或，
第二下拉模块包括：第四薄膜晶体管、第五薄膜晶体管、第十七薄膜晶体管和第十八薄膜晶体管；
第十七薄膜晶体管的栅极连接漏极、栅极和漏极连接电压信号输入端、源极连接第十八薄膜晶体管的漏极和第四薄膜晶体管的栅极；
第十八薄膜晶体管的栅极连接第一上拉节点、漏极连接第十七薄膜晶体管的源极和第四薄膜晶体管的栅极、源极连接第二电平信号端；
第四薄膜晶体管的栅极连接第十八薄膜晶体管的漏极和第十七薄膜晶体管的源极、漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；
第五薄膜晶体管的栅极连接第一上拉节点，源极连接第二电平信号端。
在一个可能的实施方式中，第一上拉模块包括：第六薄膜晶体管和第七薄膜晶体管；
第六薄膜晶体管的栅极连接第一上拉节点、漏极连接电压信号输入端、源极连接第二上拉节点；
第七薄膜晶体管的栅极连接使能信号输入端、漏极连接电压信号输入端、源极连接第二上拉节点。
在一个可能的实施方式中，第三下拉模块包括：第八薄膜晶体管和第九薄膜晶体管；
第八薄膜晶体管的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；
第九薄膜晶体管的栅极连接第二下拉节点、漏极连接第二上拉节点；
或，
第三下拉模块包括：第八薄膜晶体管、第九薄膜晶体管和第十六薄膜晶体管；
第八薄膜晶体管的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；
第九薄膜晶体管的栅极连接第二下拉节点、漏极连接第二上拉节点；
第十六薄膜晶体管的栅极连接复位信号第一输出端、漏极连接第二上拉节点、源极连接第二电平信号端。
在一个可能的实施方式中，第四下拉模块，包括：第十薄膜晶体管和第十一薄膜晶体管；
第十薄膜晶体管的栅极连接电压信号输入端、漏极连接电压信号输入端、源极连接第二下拉节点；
第十一薄膜晶体管的栅极连接使能信号输入端、漏极连接第二下拉节点，源极连接第二电平信号端。
在一个可能的实施方式中，输出模块包括：第十二薄膜晶体管；
第十二薄膜晶体管的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第一输出端；
或，
输出模块包括：第十二薄膜晶体管和第十九薄膜晶体管；
第十九薄膜晶体管的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第二输出端；
第十二薄膜晶体管的栅极连接第十九薄膜晶体管的栅极、漏极连接时钟信号输入端、源极连接第一输出端。
在一个可能的实施方式中，第五下拉模块包括：第十三薄膜晶体管；
第十三薄膜晶体管的栅极连接第一下拉节点、漏极连接第一输出端、源极连接第三电平信号端；
或，
第五下拉模块包括：第十三薄膜晶体管；
第十三薄膜晶体管的栅极连接第一下拉节点、漏极连接复位信号第二输出端、源极连接第三电平信号端；
或，
第五下拉模块包括：第十三薄膜晶体管和第二十薄膜晶体管；
第二十薄膜晶体管的栅极连接第一下拉节点、漏极连接第二输出端、源极连接第二电平信号端；
第十三薄膜晶体管的栅极连接第一下拉节点、漏极连接第一输出端、源极连接第三电平信号端。
在一个可能的实施方式中，移位寄存器还包括：自举电容；
自举电容的一端连接第二上拉节点、另一端连接第一输出端。
第二方面，本发明实施例提供一种栅极驱动电路，包括：级联的多个上述第一方面中任一的移位寄存器；其中，
第一行移位寄存器连接启动信号输入端、第一时钟信号输入端、第一电平信号端、第二电平信号端、第三电平信号端、输出端、以及第二行移位寄存器的启动信号输入端；
第n+1行移位寄存器连接第n行移位寄存器的输出端、第二时钟信号输入端、第一电平信号端、第二电平信号端、第三电平信号端、输出端、以及第n行移位寄存器的复位信号第一输出端，n为大于1的整数。
第三方面，本发明实施例提供一种显示面板，其特征在于，包括：像素阵列和上述第二方面中的栅极驱动电路。
第四方面，本发明实施例提供一种显示装置，包括：上述第三方面中的显示面板。
本发明实施例提供的方案，通过将移位寄存器连接三个电平信号端，以及通过第一上拉模块控制第二上拉节点的电压变化，在显示面板在显示阶段与触控阶段之间切换时，减少出现显示异常的问题。
附图说明
图1为本发明实施例提供的第一种移位寄存器的结构示意图；
图2为本发明实施例提供的第二种移位寄存器的结构示意图；
图3为本发明实施例提供的第三种移位寄存器的结构示意图；
图4为本发明实施例提供的第四种移位寄存器的结构示意图；
图5为本发明实施例提供的第五种移位寄存器的结构示意图；
图6为本发明实施例提供的第六种移位寄存器的结构示意图；
图7为本发明实施例提供的一种栅极驱动电路的结构示意图；
图8为本发明实施例提供的电路控制信号时序示意图；
图9为本发明实施例提供显示/触控阶段切换栅极驱动电路工作状态示意图；
图10为本发明实施例提供的一种显示面板的结构示意图；
图11为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本发明实施例的限定。
图1为本发明实施例提供的第一种移位寄存器的结构示意图，该移位寄存器应用于栅极驱动电路，该移位寄存器具体包括：
上拉控制模块10、第一下拉模块20、第二下拉模块30、第一上拉模块40、第三下拉模块50、第四下拉模块60、输出模块70和第五下拉模块80。
进一步地，在该移位寄存器中还包括第一上拉节点(以下统称P1)、第二上拉节点(以下统称P3)、第一下拉节点(以下统称P2)和第二下拉节点(以下统称P4)，上述的节点可以理解为两个模块之间连接或三个模块连接形成的连接点。
其中，移位寄存器内部的电路结构包括：
上拉控制模块10连接启动信号输入端(以下统称Input)以及第一上拉节点P1；
第一上拉模块40连接使能信号输入端(以下统称Touch-EN)、电压信号输入端(以下统称VDD)、第一上拉节点P1以及第二上拉节点P2；
第一下拉模块20连接第一电平信号端(以下统称VGL2)、复位信号第一输出端(以下统称RST-PU)、第一上拉节点P1以及第一下拉节点P3；
第二下拉模块30连接电压信号输入端VDD、第二电平信号端(以下统称LVGL)、第一上拉节点P1以及第一下拉节点P2；
第三下拉模块50连接第二电平信号端LVGL、第一下拉节点P2、第二上拉节点P3以及第二下拉节点P4；
第四下拉模块60连接电压信号输入端VDD、使能信号输入端Touch-EN、第二电平信号端LVGL、以及第二下拉节点P4；
第五下拉模块80连接第一下拉节点P2、第一输出端(以下统称Gout)以及第三电平信号端(以下统称VGL)；
输出模块70连接时钟信号输入端(以下统称CLK)、第二上拉节点P3以及第一输出端Gout。
本实施例的移位寄存器应用于显示面板中的栅极驱动电路，栅极驱动电路对应设置有像素阵列，显示面板中每个像素对应设置有一个移位寄存器，显示面板包括：显示阶段和触控阶段。
进一步地，显示面板在显示阶段时，使能信号输入端Touch-EN接入低电平信号，启动信号输入端(Input)输入高电平启动信号(STV信号)时，经由上拉控制模块10使得第一上拉节点P1电压升高，经由第一下拉模块20使得第一下拉节点P2的电压下降至第二电平信号端LVGL对应的固定电平，因Touch-EN接入低电平信号，经由第三下拉模块50第二上拉节点P3的电压由第一上拉节点P1的电压通过第一上拉模块40上升至高电平，控制时钟信号输入端输入的CLK信号由输出模块70输出至第一输出端Gout。
通过复位信号第一输出端(以下统称RST-PU)连接下一移位寄存器的第一输出端或第二输出端，在第一输出端或第二输出端输出高电平时，通过经由第一下拉模块20使得第一上拉节点P1的电压拉低至VGL2，第二上拉节点P3的电压拉低至LVGL，第一下拉节点P2的电压拉升至VDD，并使得第一上拉节点P1的电压维持于VGL2，第一输出端Gout的输出电压维持在VGL，直至启动信号输入端(Input)再次输入高电平。
显示面板在触控阶段时，使能信号输入端Touch-EN接入高电平信号，经由第一上拉模块40和第四下拉模块60将第二上拉节点P3的电压上升至高电平(此阶段，第二上拉节点P3的电压不再受第一上拉节点P1的电压的影响)，控制时钟信号输入端输入的CLK信号由输出模块70输出至第一输出端Gout。
VGL、LVGL、VGL2保持固定的低电平信号，以维持第一下拉模块20、第二下拉模块30、第三下拉模块50、第四下拉模块60、以及第五下拉模块80的电压稳定；显示面板在触控阶段时，VGL2提升至较LVGL高ΔV，使得P1漏电路径上的第一下拉模块20电压由0移至-ΔV，从而降低漏电流，提高第一上拉节点P1电压保持能力，以避免因触控阶段第一上拉节点P1电压因漏电而下降导致的切换至显示阶段时显示异常的现象。
在显示面板由触控阶段切换至显示阶段后，使能信号输入端Touch-EN由高电平变为低电平，第二上拉节点P3的电压由过第一上拉节点P1的电压通过第一上拉模块40控制，减小第一上拉节点P1的电压对第二上拉节点P3的电压的影响，进而减小两个阶段切换前后第二上拉节点P3的电压的变化，降低切换后出现显示横纹的风险。
在本实施例中，通过将移位寄存器连接三个电平信号端，以及通过第一上拉模块40控制第二上拉节点的电压变化，在显示面板在显示阶段与触控阶段之间切换时，减少出现显示异常的问题。
在本发明实施例的一可选方案中，在触控阶段，时钟信号输入端(CLK)可接收由CLK信号、Data信号、VCOM信号均叠加相同的触控调制信号，使能信号输入端Touch-EN输入高电平，以使时钟信号输入端(CLK)将触控调制信号经输出模块70输出至对应的像素区，进而实现零载驱动(Zero-load-drving，ZLD)，不必再依赖于外部的IC驱动，降低了成本，还使得边框区域进一步得到减小。
在本发明实施例的一可选方案中，上拉控制模块包括(以下称为A1)：第一薄膜晶体管，或，上拉控制模块包括(以下称为A2)：第一薄膜晶体管和第十四薄膜晶体管。
在本发明实施例的一可选方案中，第一下拉模块包括(以下称为B1)：第二薄膜晶体管和第三薄膜晶体管，或，第一下拉模块包括(以下称为B2)：第二薄膜晶体管、第三薄膜晶体管和第十五薄膜晶体管。
在本发明实施例的一可选方案中，第二下拉模块包括(以下称为C1)：第四薄膜晶体管和第五薄膜晶体管，或，第二下拉模块包括(以下称为C2)：第四薄膜晶体管、第五薄膜晶体管、第十七薄膜晶体管和第十八薄膜晶体管。
在本发明实施例的一可选方案中，第一上拉模块包括(以下称为D1)：第六薄膜晶体管和第七薄膜晶体管。
在本发明实施例的一可选方案中，第三下拉模块包括(以下称为E1)：第八薄膜晶体管和第九薄膜晶体管，或，第三下拉模块包括(以下称为E2)：第八薄膜晶体管、第九薄膜晶体管和第十六薄膜晶体管。
在本发明实施例的一可选方案中，第四下拉模块(以下称为F1)，包括：第十薄膜晶体管和第十一薄膜晶体管。
在本发明实施例的一可选方案中，输出模块包括(以下称为G1)：第十二薄膜晶体管，或，输出模块包括(以下称为G2)：第十二薄膜晶体管和第十九薄膜晶体管。
在本发明实施例的一可选方案中，第五下拉模块包括(以下称为H1)：第十三薄膜晶体管，或，第五下拉模块包括(以下称为H2)：第十三薄膜晶体管和第二十薄膜晶体管。
本实施例提供的移位寄存器的内部的电路结构可通过(A1、A2)中任一个、(B1、B2)中任一个、(C1、C2)中任一个、D1、(E1、E2)中任一个、F1、(G1、G2)中任一个、以及(H1、H2)中任一个组合而成。
移位寄存器的内部的电路结构存在64种结构设计，具体采用何种结构设计可根据实际需求进行设定，对此，本实施例不作具体限定。
以下将具体以(A1、B1、C1、D1、E1、F1、G1和H1)的组合、(A2、B2、C1、D1、E2、F1、G1和H1)的组合、(A2、B2、C2、D1、E2、F1、G1和H1)的组合、(A2、B2、C2、D1、E2、F1、G2和H2)的组合为例进行介绍。
参照图2示出了本发明实施例提供的第二种移位寄存器的结构示意图，如图2所示，该结构采用A1、B1、C1、D1、E1、F1、G1和H1的组合设计，具体包括：
上拉控制模块10、第一下拉模块20、第二下拉模块30、第一上拉模块40、第三下拉模块50、第四下拉模块60、输出模块70和第五下拉模块80。
其中，上拉控制模块10包括：第一薄膜晶体管M1；第一薄膜晶体管M1的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点。
第一下拉模块20包括：第二薄膜晶体管M2和第三薄膜晶体管M3；第二薄膜晶体管M2的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；第三薄膜晶体管M3的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；
第二下拉模块30包括：第四薄膜晶体管M4和第五薄膜晶体管M5；第四薄膜晶体管M4的栅极连接漏极，栅极和漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；第五薄膜晶体管M5的栅极连接第一上拉节点，源极连接第二电平信号端；
第一上拉模块40包括：第六薄膜晶体管M6和第七薄膜晶体管M7；第六薄膜晶体管的栅极连接第一上拉节点、漏极连接电压信号输入端、源极连接第二上拉节点；第七薄膜晶体管的栅极连接使能信号输入端、漏极连接电压信号输入端、源极连接第二上拉节点。
第三下拉模块50包括：第八薄膜晶体管M8和第九薄膜晶体管M9；第八薄膜晶体管M8的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；
第九薄膜晶体管M9的栅极连接第二下拉节点、漏极连接第二上拉节点。
第四下拉模块60，包括：第十薄膜晶体管M10和第十一薄膜晶体管M11；第十薄膜晶体管M10的栅极连接电压信号输入端、漏极连接电压信号输入端、源极连接第二下拉节点；第十一薄膜晶体管M11的栅极连接使能信号输入端、漏极连接第二下拉节点，源极连接第二电平信号端。
输出模块70包括：第十二薄膜晶体管M12；第十二薄膜晶体管M12的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第一输出端。
第五下拉模块80包括：第十三薄膜晶体管M13；第十三薄膜晶体管M13的栅极连接第一下拉节点、漏极连接第一输出端、源极连接第三电平信号端。
移位寄存器还包括：自举电容C1；自举电容C1的一端连接第二上拉节点、另一端连接第一输出端。
参照图3示出了本发明实施例提供的第三种移位寄存器的结构示意图，如图3所示，该结构采用A1、B1、C1、D1、E1、F1、G1和H1的组合设计，具体包括：
上拉控制模块10、第一下拉模块20、第二下拉模块30、第一上拉模块40、第三下拉模块50、第四下拉模块60、输出模块70和第五下拉模块80。
其中，上拉控制模块10包括：第一薄膜晶体管M1；第一薄膜晶体管M1的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点。
第一下拉模块20包括：第二薄膜晶体管M2和第三薄膜晶体管M3；第二薄膜晶体管M2的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；第三薄膜晶体管M3的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；
第二下拉模块30包括：第四薄膜晶体管M4和第五薄膜晶体管M5；第四薄膜晶体管M4的栅极连接漏极，栅极和漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；第五薄膜晶体管M5的栅极连接第一上拉节点，源极连接第二电平信号端；
第一上拉模块40包括：第六薄膜晶体管M6和第七薄膜晶体管M7；第六薄膜晶体管的栅极连接第一上拉节点、漏极连接电压信号输入端、源极连接第二上拉节点；第七薄膜晶体管的栅极连接使能信号输入端、漏极连接电压信号输入端、源极连接第二上拉节点。
第三下拉模块50包括：第八薄膜晶体管M8和第九薄膜晶体管M9；第八薄膜晶体管M8的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；
第九薄膜晶体管M9的栅极连接第二下拉节点、漏极连接第二上拉节点。
第四下拉模块60，包括：第十薄膜晶体管M10和第十一薄膜晶体管M11；第十薄膜晶体管M10的栅极连接电压信号输入端、漏极连接电压信号输入端、源极连接第二下拉节点；第十一薄膜晶体管M11的栅极连接使能信号输入端、漏极连接第二下拉节点，源极连接第二电平信号端。
输出模块70包括：第十二薄膜晶体管M12；第十二薄膜晶体管M12的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第一输出端。
第五下拉模块80包括：第十三薄膜晶体管M13；第十三薄膜晶体管M13的栅极连接第一下拉节点、漏极连接复位信号第二输出端(Rst-Gout)、源极连接第三电平信号端。
移位寄存器还包括：自举电容C1；自举电容C1的一端连接第二上拉节点、另一端连接第一输出端。
参照图4示出了本发明实施例提供的第四种移位寄存器的结构示意图，如图4所示，该结构采用A2、B2、C1、D1、E2、F1、G1和H1的组合设计，具体包括：
上拉控制模块10、第一下拉模块20、第二下拉模块30、第一上拉模块40、第三下拉模块50、第四下拉模块60、输出模块70和第五下拉模块80。
其中，
上拉控制模块10包括：第一薄膜晶体管M1和第十四薄膜晶体管M14；第一薄膜晶体管M1的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点；第十四薄膜晶体管M14的栅极连接启动信号输入端、漏极连接第一下拉节点、源极连接第二电平信号端。
第一下拉模块20包括：第二薄膜晶体管M2、第三薄膜晶体管M3和第十五薄膜晶体管M15；第二薄膜晶体管M2的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；第三薄膜晶体管M3的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；第十五薄膜晶体管M15的栅极连接复位控制端、漏极连接第一上拉节点、源极连接第一电平信号端。
第二下拉模块30包括：第四薄膜晶体管M4和第五薄膜晶体管M5；第四薄膜晶体管M4的栅极连接漏极，栅极和漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；第五薄膜晶体管M5的栅极连接第一上拉节点，源极连接第二电平信号端；
第一上拉模块40包括：第六薄膜晶体管M6和第七薄膜晶体管M7；第六薄膜晶体管的栅极连接第一上拉节点、漏极连接电压信号输入端、源极连接第二上拉节点；第七薄膜晶体管的栅极连接使能信号输入端、漏极连接电压信号输入端、源极连接第二上拉节点。
第三下拉模块50包括：第八薄膜晶体管M8、第九薄膜晶体管M9和第十六薄膜晶体管M16；第八薄膜晶体管M8的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；第九薄膜晶体管M9的栅极连接第二下拉节点、漏极连接第二上拉节点；第十六薄膜晶体管M16的栅极连接复位信号第一输出端、漏极连接第二上拉节点、源极连接第二电平信号端。
第四下拉模块60，包括：第十薄膜晶体管M10和第十一薄膜晶体管M11；第十薄膜晶体管M10的栅极连接电压信号输入端、漏极连接电压信号输入端、源极连接第二下拉节点；第十一薄膜晶体管M11的栅极连接使能信号输入端、漏极连接第二下拉节点，源极连接第二电平信号端。
输出模块70包括：第十二薄膜晶体管M12；第十二薄膜晶体管M12的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第一输出端。
第五下拉模块80包括：第十三薄膜晶体管M13；第十三薄膜晶体管M13的栅极连接第一下拉节点、漏极连接第一输出端、源极连接第三电平信号端。
移位寄存器还包括：自举电容C1；自举电容C1的一端连接第二上拉节点、另一端连接第一输出端。
参照图5示出了本发明实施例提供的第五种移位寄存器的结构示意图，如图5所示，该结构采用A2、B2、C2、D1、E2、F1、G1和H1的组合设计，具体包括：
上拉控制模块10、第一下拉模块20、第二下拉模块30、第一上拉模块40、第三下拉模块50、第四下拉模块60、输出模块70和第五下拉模块80。
上拉控制模块10包括：第一薄膜晶体管M1和第十四薄膜晶体管M14；第一薄膜晶体管M1的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点；第十四薄膜晶体管M14的栅极连接启动信号输入端、漏极连接第一下拉节点、源极连接第二电平信号端。
第一下拉模块20包括：第二薄膜晶体管M2、第三薄膜晶体管M3和第十五薄膜晶体管M15；第二薄膜晶体管M2的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；第三薄膜晶体管M3的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；第十五薄膜晶体管M15的栅极连接复位控制端、漏极连接第一上拉节点、源极连接第一电平信号端。
第二下拉模块30包括：第四薄膜晶体管M4、第五薄膜晶体管M5、第十七薄膜晶体管M17和第十八薄膜晶体管M18；第十七薄膜晶体管M17的栅极连接漏极、栅极和漏极连接电压信号输入端、源极连接第十八薄膜晶体管的漏极和第四薄膜晶体管的栅极；第十八薄膜晶体管M18的栅极连接第一上拉节点、漏极连接第十七薄膜晶体管的源极和第四薄膜晶体管的栅极、源极连接第二电平信号端；第四薄膜晶体管M4的栅极连接第十八薄膜晶体管的漏极和第十七薄膜晶体管的源极、漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；第五薄膜晶体管M15的栅极连接第一上拉节点，源极连接第二电平信号端。
第一上拉模块40包括：第六薄膜晶体管M6和第七薄膜晶体管M7；第六薄膜晶体管的栅极连接第一上拉节点、漏极连接电压信号输入端、源极连接第二上拉节点；第七薄膜晶体管的栅极连接使能信号输入端、漏极连接电压信号输入端、源极连接第二上拉节点。
第三下拉模块50包括：第八薄膜晶体管M8、第九薄膜晶体管M9和第十六薄膜晶体管M16；第八薄膜晶体管M8的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；第九薄膜晶体管M9的栅极连接第二下拉节点、漏极连接第二上拉节点；第十六薄膜晶体管M16的栅极连接复位信号第一输出端、漏极连接第二上拉节点、源极连接第二电平信号端。
第四下拉模块60，包括：第十薄膜晶体管M10和第十一薄膜晶体管M11；第十薄膜晶体管M10的栅极连接电压信号输入端、漏极连接电压信号输入端、源极连接第二下拉节点；第十一薄膜晶体管M11的栅极连接使能信号输入端、漏极连接第二下拉节点，源极连接第二电平信号端。
输出模块70包括：第十二薄膜晶体管M12；第十二薄膜晶体管M12的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第一输出端。
第五下拉模块80包括：第十三薄膜晶体管M13；第十三薄膜晶体管M13的栅极连接第一下拉节点、漏极连接第一输出端、源极连接第三电平信号端。
移位寄存器还包括：自举电容C1；自举电容C1的一端连接第二上拉节点、另一端连接第一输出端。
参照图6示出了本发明实施例提供的第六种移位寄存器的结构示意图，如图6所示，该结构采用A2、B2、C2、D1、E2、F1、G2和H2的组合设计，具体包括：
上拉控制模块10、第一下拉模块20、第二下拉模块30、第一上拉模块40、第三下拉模块50、第四下拉模块60、输出模块70和第五下拉模块80。
其中，
上拉控制模块10包括：第一薄膜晶体管M1和第十四薄膜晶体管M14；第一薄膜晶体管M1的漏极连接启动信号输入端，栅极连接漏极，以及源极连接第一上拉节点；第十四薄膜晶体管M14的栅极连接启动信号输入端、漏极连接第一下拉节点、源极连接第二电平信号端。
第一下拉模块20包括：第二薄膜晶体管M2、第三薄膜晶体管M3和第十五薄膜晶体管M15；第二薄膜晶体管M2的栅极连接复位信号第一输出端、漏极连接第一上拉节点、源极连接第一电平信号端；第三薄膜晶体管M3的栅极连接第一下拉节点、漏极连接第一上拉节点、源极连接第一电平信号端；第十五薄膜晶体管M15的栅极连接复位控制端、漏极连接第一上拉节点、源极连接第一电平信号端。
第二下拉模块30包括：第四薄膜晶体管M4和第五薄膜晶体管M5；第四薄膜晶体管M4的栅极连接漏极，栅极和漏极连接电压信号输入端，源极连接第五薄膜晶体管的漏极；第五薄膜晶体管M5的栅极连接第一上拉节点，源极连接第二电平信号端；
第一上拉模块40包括：第六薄膜晶体管M6和第七薄膜晶体管M7；第六薄膜晶体管的栅极连接第一上拉节点、漏极连接电压信号输入端、源极连接第二上拉节点；第七薄膜晶体管的栅极连接使能信号输入端、漏极连接电压信号输入端、源极连接第二上拉节点。
第三下拉模块50包括：第八薄膜晶体管M8、第九薄膜晶体管M9和第十六薄膜晶体管M16；第八薄膜晶体管M8的栅极连接第一下拉节点、漏极连接第九薄膜晶体管的源极、源极连接第二电平信号端；第九薄膜晶体管M9的栅极连接第二下拉节点、漏极连接第二上拉节点；第十六薄膜晶体管M16的栅极连接复位信号第一输出端、漏极连接第二上拉节点、源极连接第二电平信号端。
第四下拉模块60，包括：第十薄膜晶体管M10和第十一薄膜晶体管M11；第十薄膜晶体管M10的栅极连接电压信号输入端、漏极连接电压信号输入端、源极连接第二下拉节点；第十一薄膜晶体管M11的栅极连接使能信号输入端、漏极连接第二下拉节点，源极连接第二电平信号端。
输出模块70包括：第十二薄膜晶体管M12和第十九薄膜晶体管M19；第十九薄膜晶体管M19的栅极连接第二上拉节点、漏极连接时钟信号输入端、源极连接第二输出端(OUT.C)；第十二薄膜晶体管M12的栅极连接第十九薄膜晶体管的栅极、漏极连接时钟信号输入端、源极连接第一输出端。
第五下拉模块80包括：第十三薄膜晶体管M13和第二十薄膜晶体管M20；第二十薄膜晶体管M13的栅极连接第一下拉节点、漏极连接第二输出端、源极连接第二电平信号端；第十三薄膜晶体管M20的栅极连接第一下拉节点、漏极连接第一输出端、源极连接第三电平信号端。
移位寄存器还包括：自举电容C1；自举电容C1的一端连接第二上拉节点、另一端连接第一输出端。
图7为本发明实施例提供一种栅极驱动电路的结构示意图，如图7所示该电路具体包括：
级联的多个上述第一方面中任一的移位寄存器；其中，
第一行移位寄存器1连接启动信号输入端(Input，用于接收STV信号)、第一时钟信号输入端(用于接收CLK1信号)、第一电平信号端(VGL2)、第二电平信号端(LVGL)、第三电平信号端(LVGL)、输出端(Gout)、以及第二行移位寄存器的启动信号输入端(Input)；
第n+1行移位寄存器n连接第n行移位寄存器的输出端(Gout或OUT.C)、第二时钟信号输入端(用于接收CLK2信号)、第一电平信号端(VGL2)、第二电平信号端(LVGL)、第三电平信号端(LVGL)、输出端(Gout)、以及第n行移位寄存器的复位信号第一输出端(Rst)，n为大于1的整数。
以下将以移位寄存器为图6所示移位寄存器为例对栅极驱动电路进行介绍，
第一行移位寄存器1的Input连接STV信号，控制移位寄存器依次输出Gout信号，第n+1行移位寄存器n+1的Input输入端连接第n行移位寄存器n的Gout输出端，第n+1行的Gout输出端连接连第n行移位寄存器n的Rst输入端和第n+2行移位寄存器n+2的Input，分别给第n行移位寄存器n的Gout输出端复位和使第n+2行移位寄存器n+2的输入端打开。
显示面板在显示阶段时，使能信号输入端Touch-EN接入低电平信号，启动信号输入端(Input)输入高电平启动信号(STV信号)时，M1打开，P1点电压上升，M5、M18打开，P2点电压下降至LVGL，使得M3、M13、M20、M8关闭，因Touch_EN为低电平，M7、M11关闭，M9打开，P3电压由P2点电压打开M6而升为高电平，打开M12、M19，使CLK信号可以通过M12输出至Gout、通过M19输出至Out_C。
Out_C连接下一行Input，Out_C输出高电平时，使得下一行的M1打开，经过前述相同过程，下一行的Out_C输出至本行的Rst_PU，使得M2、M16打开，P1点电压拉低至VGL2，P3点电压拉低至LVGL，M5、M18关闭，P2点电压被M4拉升至VDD，将M12、M19、M9、M18打开，使得P2点电压维持在VGL2电压，Gout维持在VGL电压，直到Input再次输入高电平，使得前述过程重复进行，该阶段，电路实现移位寄存器的逐行输出，完成显示面板显示数据的逐行写入。
显示面板在触控阶段时，Touch_EN保持高电平，M7、M11打开，M9关闭，所有显示面板在的P4点电压均由M7打开拉升至高电平，打开M12、M19，使CLK信号可以通过M12输出至Gout，P4点的电压不再受P1点电压的控制。
VGL、LVGL、VGL2保持固定的低电平信号，以维持第一下拉模块20、第二下拉模块30、第三下拉模块50、第四下拉模块60、以及第五下拉模块80的电压稳定；显示面板在触控阶段时，VGL2提升至较LVGL高ΔV，使得P1点漏电路径上的第一下拉模块20电压由0移至-ΔV，从而降低漏电流，提高第P1点电压保持能力，以避免因触控阶段第一上拉节点P1点电压因漏电而下降导致的切换至显示阶段时显示异常的现象。
在显示面板由触控阶段切换至显示阶段后，使能信号输入端Touch-EN由高电平变为低电平，P3点的电压由过P1点的电压通过第一上拉模块40控制，减小P1点的电压对P3点的电压的影响，进而减小两个阶段切换前后P3点的电压的变化，降低切换后出现显示横纹的风险。
在本实施例中，通过将移位寄存器连接三个电平信号端，以及通过第一上拉模块40控制第二上拉节点的电压变化，以保证显示面板在显示阶段与触控阶段之间切换时，减少出现显示异常的问题。
在本发明实施例的一可选方案中，上述栅极驱动电路可应用于LHB(Long-Horizontal-Blanking)模式的in-cell触控显示面板同时支持ZLD触控驱动，以下以2个CLK信号为例进行介绍：
参照图8，为本发明实施例提供的电路控制信号时序示意图，在一帧显示起始阶段，STV给第一行移位寄存器1的Input一个高电平脉冲信号，使得移位寄存器开始逐行扫描，依次输出对应CLK信号的Gout信号至显示像素区，打开对应行的像素，将Data信号写入对应像素，逐行完成像素充电。在该阶段，Touch_EN为低电平；CLK信号为显示常规信号，低电平为VGL，高电平为VGH；VGL、LVGL、VGL2均为固定电压值，三者可以相同也可以不同；VCOM为固定的电压Vcom；Data输入显示画面对应的电压。
经过预定的n行扫描后，显示面板由显示阶段切换至触控阶段，Touch_EN变为高电平，CLK信号、VCOM信号、Data信号均叠加相同的触控调制信号，实现ZLD触控驱动。在该阶段，第n、n+1行的P1点电压为高电平，其他行的P1点电压为低电平，待触控阶段结束，切换到显示阶段，CLK信号恢复到触控阶段开始时状态，第n+1行Gout输出高电平，栅极驱动电路由n+1行继续逐行扫描，如图9所示，完成n行扫描后再次切换到触控阶段，以此循环。
在一个触控阶段内，第n+1行的P1点电压一直保持在高电平不变，在触控阶段结束后，可以与触控开始时状态相同继续栅极驱动电路逐行扫描。
图6中P1点的电压会因M2、M15和M3漏电而逐渐降低。VGL2显示阶段保持为LVGL，在触控阶段电压提升至LVGL+ΔV，ΔV为2～10V。LVGL一直保持为LVGL，VGL一直保持为VGL。由于VGL2的提高，图6中M2、M15和M3的栅极电压为LVGL，源极电压为LVGL+ΔV，漏极电压为P1电压，因此栅源电压差Vgs变为-ΔV，其工作点左移，漏电流降低，因此可以提高P2点电压的保持能力，避免因触控阶段P1点电压漏电下降导致后续显示阶段无法恢复正常栅极驱动电路扫描出现黑屏异常。
进一步地，本发明实施例中的栅极驱动电路由P3直接控制Gout输出，P1点通过控制M17开关来影响P3点电压，P3点电压受P1点电压变化的影响更小，从而可以降低触控-显示切换因P1电压差异导致的显示横纹风险。
在本发明实施例中，在触控阶段可支持ZLD驱动，在CLK信号、Data信号、VCOM信号上叠加相同的触控调制信号，其中CLK信号在VGL电平基础上叠加，Data和VCOM在Vcom电平基础上叠加，调制信号的幅值为2～5V。在触控阶段，Touch_EN为高电平，打开所有栅极驱动电路的M7，使得所有移位寄存器的P3点为高电平，CLK上的信号可以经M12输出到所有的Gate线上，从而实现整个面板所有像素行的栅极线均带有触控调制信号，同时结合Data和VCOM电极上的触控调制信号，可实现触控的ZLD触控驱动，提升触控效果，不必再依赖于外部的IC驱动，降低了成本，还使得边框区域进一步得到减小。
图10为本发明实施例提供的一种显示面板的结构示意图，如图10所示，显示面板1000包括：
栅极驱动电路100和像素阵列200；
其中，该栅极驱动电路用于驱动像素阵列，
该栅极驱动电路可以为图7所示的栅极驱动电路。
根据本发明实施例的显示面板，采用上述实施例中的栅极驱动电路，显示面板在显示阶段与触控阶段之间切换时，减少出现显示异常的问题，以及实现触控的ZLD触控驱动，提升触控效果，不必再依赖于外部的IC驱动，降低了成本，还使得边框区域进一步得到减小。
图11为本发明实施例提供的一种显示装置的结构示意图，如图11所示，显示装置10000包括：
显示面板1000；
其中，该显示面板可以为图10所示的显示面板。
根据本发明实施例的显示装置，采用上述实施例中的显示面板，显示装置在显示阶段与触控阶段之间切换时，减少出现显示异常的问题，以及实现触控的ZLD触控驱动，提升触控效果，不必再依赖于外部的IC驱动，降低了成本，还使得边框区域进一步得到减小。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种移位寄存器，其特征在于，包括：
上拉控制模块、第一上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第四下拉模块、第五下拉模块和输出模块；
所述上拉控制模块连接启动信号输入端以及第一上拉节点；
所述第一上拉模块连接使能信号输入端、电压信号输入端、所述第一上拉节点以及第二上拉节点；
所述第一下拉模块连接第一电平信号端、复位信号第一输出端、所述第一上拉节点以及第一下拉节点；
所述第二下拉模块连接所述电压信号输入端、第二电平信号端、所述第一上拉节点以及所述第一下拉节点；
所述第三下拉模块连接所述第二电平信号端、所述第一下拉节点、所述第二上拉节点以及第二下拉节点；
所述第四下拉模块连接所述电压信号输入端、所述使能信号输入端、所述第二电平信号端、以及所述第二下拉节点；
所述第五下拉模块连接所述第一下拉节点、第一输出端以及第三电平信号端；
所述输出模块连接时钟信号输入端、所述第二上拉节点以及所述第一输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述上拉控制模块包括：第一薄膜晶体管；
所述第一薄膜晶体管的漏极连接所述启动信号输入端，栅极连接所述漏极，以及源极连接所述第一上拉节点；
或，
所述上拉控制模块包括：第一薄膜晶体管和第十四薄膜晶体管；
所述第一薄膜晶体管的漏极连接所述启动信号输入端，栅极连接所述漏极，以及源极连接所述第一上拉节点；
所述第十四薄膜晶体管的栅极连接所述启动信号输入端、漏极连接所述第一下拉节点、源极连接所述第二电平信号端。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉模块包括：第二薄膜晶体管和第三薄膜晶体管；
所述第二薄膜晶体管的栅极连接复位信号第一输出端、漏极连接所述第一上拉节点、源极连接所述第一电平信号端；
所述第三薄膜晶体管的栅极连接所述第一下拉节点、漏极连接所述第一上拉节点、源极连接所述第一电平信号端；
或，
所述第一下拉模块包括：第二薄膜晶体管、第三薄膜晶体管和第十五薄膜晶体管；
所述第二薄膜晶体管的栅极连接复位信号第一输出端、漏极连接所述第一上拉节点、源极连接所述第一电平信号端；
所述第三薄膜晶体管的栅极连接所述第一下拉节点、漏极连接所述第一上拉节点、源极连接所述第一电平信号端；
所述第十五薄膜晶体管的栅极连接复位控制端、漏极连接所述第一上拉节点、源极连接所述第一电平信号端。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉模块包括：第四薄膜晶体管和第五薄膜晶体管；
所述第四薄膜晶体管的栅极连接漏极，所述栅极和所述漏极连接电压信号输入端，源极连接所述第五薄膜晶体管的漏极；
所述第五薄膜晶体管的栅极连接第一上拉节点，源极连接所述第二电平信号端；
或，
所述第二下拉模块包括：第四薄膜晶体管、第五薄膜晶体管、第十七薄膜晶体管和第十八薄膜晶体管；
所述第十七薄膜晶体管的栅极连接漏极、所述栅极和所述漏极连接电压信号输入端、源极连接所述第十八薄膜晶体管的漏极和所述第四薄膜晶体管的栅极；
所述第十八薄膜晶体管的栅极连接所述第一上拉节点、漏极连接所述第十七薄膜晶体管的源极和所述第四薄膜晶体管的栅极、源极连接所述第二电平信号端；
所述第四薄膜晶体管的栅极连接所述第十八薄膜晶体管的漏极和所述第十七薄膜晶体管的源极、所述漏极连接电压信号输入端，源极连接所述第五薄膜晶体管的漏极；
所述第五薄膜晶体管的栅极连接第一上拉节点，源极连接所述第二电平信号端。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第一上拉模块包括：第六薄膜晶体管和第七薄膜晶体管；
所述第六薄膜晶体管的栅极连接所述第一上拉节点、漏极连接所述电压信号输入端、源极连接所述第二上拉节点；
所述第七薄膜晶体管的栅极连接所述使能信号输入端、漏极连接所述电压信号输入端、源极连接所述第二上拉节点。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第三下拉模块包括：第八薄膜晶体管和第九薄膜晶体管；
所述第八薄膜晶体管的栅极连接所述第一下拉节点、漏极连接所述第九薄膜晶体管的源极、源极连接所述第二电平信号端；
所述第九薄膜晶体管的栅极连接第二下拉节点、漏极连接第二上拉节点；
或，
所述第三下拉模块包括：第八薄膜晶体管、第九薄膜晶体管和第十六薄膜晶体管；
所述第八薄膜晶体管的栅极连接所述第一下拉节点、漏极连接所述第九薄膜晶体管的源极、源极连接所述第二电平信号端；
所述第九薄膜晶体管的栅极连接第二下拉节点、漏极连接第二上拉节点；
所述第十六薄膜晶体管的栅极连接复位信号第一输出端、漏极连接所述第二上拉节点、源极连接所述第二电平信号端。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第四下拉模块，包括：第十薄膜晶体管和第十一薄膜晶体管；
所述第十薄膜晶体管的栅极连接所述电压信号输入端、漏极连接电压信号输入端、源极连接所述第二下拉节点；
所述第十一薄膜晶体管的栅极连接所述使能信号输入端、漏极连接所述第二下拉节点，源极连接所述第二电平信号端。
8.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第十二薄膜晶体管；
所述第十二薄膜晶体管的栅极连接所述第二上拉节点、漏极连接所述时钟信号输入端、源极连接所述第一输出端；
或，
所述输出模块包括：第十二薄膜晶体管和第十九薄膜晶体管；
所述第十九薄膜晶体管的栅极连接所述第二上拉节点、漏极连接所述时钟信号输入端、源极连接第二输出端；
所述第十二薄膜晶体管的栅极连接所述第十九薄膜晶体管的栅极、漏极连接所述时钟信号输入端、源极连接所述第一输出端。
9.根据权利要求1所述的移位寄存器，其特征在于，所述第五下拉模块包括：第十三薄膜晶体管；
所述第十三薄膜晶体管的栅极连接所述第一下拉节点、漏极连接所述第一输出端、源极连接所述第三电平信号端；
或，
所述第五下拉模块包括：第十三薄膜晶体管；
所述第十三薄膜晶体管的栅极连接所述第一下拉节点、漏极连接复位信号第二输出端、源极连接所述第三电平信号端；
或，
所述第五下拉模块包括：第十三薄膜晶体管和第二十薄膜晶体管；
所述第二十薄膜晶体管的栅极连接所述第一下拉节点、漏极连接第二输出端、源极连接所述第二电平信号端；
所述第十三薄膜晶体管的栅极连接所述第一下拉节点、漏极连接所述第一输出端、源极连接所述第三电平信号端。
10.根据权利要求1-9任一所述的移位寄存器，其特征在于，所述移位寄存器还包括：自举电容；
所述自举电容的一端连接所述第二上拉节点、另一端连接所述第一输出端。
11.一种栅极驱动电路，其特征在于，包括：级联的多个如权利要求1-10任一所述的移位寄存器；其中，
第一行所述移位寄存器连接启动信号输入端、第一时钟信号输入端、第一电平信号端、第二电平信号端、第三电平信号端、输出端、以及第二行所述移位寄存器的启动信号输入端；
第n+1行所述移位寄存器连接第n行所述移位寄存器的输出端、第二时钟信号输入端、所述第一电平信号端、所述第二电平信号端、所述第三电平信号端、输出端、以及第n行所述移位寄存器的复位信号第一输出端，n为大于1的整数。
12.一种显示面板，其特征在于，包括：像素阵列和如权利要求11的栅极驱动电路。
13.一种显示装置，其特征在于，包括：如权利要求12的显示面板。
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