JPH04134798A - 双方向シフトレジスタ - Google Patents
双方向シフトレジスタInfo
- Publication number
- JPH04134798A JPH04134798A JP2257840A JP25784090A JPH04134798A JP H04134798 A JPH04134798 A JP H04134798A JP 2257840 A JP2257840 A JP 2257840A JP 25784090 A JP25784090 A JP 25784090A JP H04134798 A JPH04134798 A JP H04134798A
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- JP
- Japan
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- bit
- bidirectional
- flip
- input terminal
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- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
庄ｊＬＬの土」Ｌ走野−
この発明はＬＣＤ用ドライバＩＣなどに使用される双方
向シフトレジスタにおける双方向フリップフロップ回路
の配置に関する。
向シフトレジスタにおける双方向フリップフロップ回路
の配置に関する。
従速４料り断
従来、データの左右転送の切替えが可能な双方向シフト
レジスタのレイアウトは、例えば１０ビットの双方向シ
フトレジスタを構成する場合、第３図に示すように実施
していた。
レジスタのレイアウトは、例えば１０ビットの双方向シ
フトレジスタを構成する場合、第３図に示すように実施
していた。
すなわち、双方向のフリップフロップ回路の１ビット目
、２ビット目、・・・１０ビット目を順番に並べて配置
していた。
、２ビット目、・・・１０ビット目を順番に並べて配置
していた。
第３図において、１〜１０は双方向フリップフロップ回
路であり、１１は左右シフト切替え入力端子１４が（Ｈ
ｌのとき、ＤＡＴＡ入力端子となり、左右シフト切替え
入力端子１４ｔｆｉ Ｌ ’のときＤＡＴＡ出力端子と
なる双方向フリップフロップ回路の入出力端である。１
２は左右シフト切替え入力端子１４が“Ｈ′のときＤＡ
ＴＡ出力端子となり、左右シフト切替え入力端子１４が
′Ｌ”のときＤＡＴＡ入力端子となる、双方向フリップ
フロップ回路の入出力端である。１３はシフトクロツタ
入力端である。
路であり、１１は左右シフト切替え入力端子１４が（Ｈ
ｌのとき、ＤＡＴＡ入力端子となり、左右シフト切替え
入力端子１４ｔｆｉ Ｌ ’のときＤＡＴＡ出力端子と
なる双方向フリップフロップ回路の入出力端である。１
２は左右シフト切替え入力端子１４が“Ｈ′のときＤＡ
ＴＡ出力端子となり、左右シフト切替え入力端子１４が
′Ｌ”のときＤＡＴＡ入力端子となる、双方向フリップ
フロップ回路の入出力端である。１３はシフトクロツタ
入力端である。
１５は左シフト時のＤＡＴＡ入力端、右シフト時のＤＡ
ＴＡ出力端、１６は右シフト時のＤＡＴところで、上記
の従来の双方向シフトレジスタのレイアウトでは、右シ
フト時および左シフト時において、ＩＣ内部の配線デイ
レイの差により、データのセットアツプ、ホールド時間
、出力信号のデイレイ時間に差が発生するという欠点が
あった。
ＴＡ出力端、１６は右シフト時のＤＡＴところで、上記
の従来の双方向シフトレジスタのレイアウトでは、右シ
フト時および左シフト時において、ＩＣ内部の配線デイ
レイの差により、データのセットアツプ、ホールド時間
、出力信号のデイレイ時間に差が発生するという欠点が
あった。
第３図において説明すると、右シフト時にデータのセッ
トアツプ、ホールド時間を決定するのは、１ビット目の
双方向フリップフロップ回路１の入出力端１１とシフト
クロック入力端１３の入力信号タイミングであり、一方
左シフト時にデータのセットアツプ、ホールド時間を決
定するのは、１０ビット目の双方向フリップフロップ回
路１０の入出力端１２とシフトクロック入力端１３の入
力信号タイミングである。１ビット目と１０ビット目の
双方向フリップフロップ回路１，１０がシフトクロック
入力端子１７および入出力端子１５．１６より見て大き
く離れているため、内部の信号配線の寄生容量および寄
生抵抗により、シフト方向によって、データのセットア
ツプ、ホールド時間に差が出る。出力遅延時間に関して
も同様である。
トアツプ、ホールド時間を決定するのは、１ビット目の
双方向フリップフロップ回路１の入出力端１１とシフト
クロック入力端１３の入力信号タイミングであり、一方
左シフト時にデータのセットアツプ、ホールド時間を決
定するのは、１０ビット目の双方向フリップフロップ回
路１０の入出力端１２とシフトクロック入力端１３の入
力信号タイミングである。１ビット目と１０ビット目の
双方向フリップフロップ回路１，１０がシフトクロック
入力端子１７および入出力端子１５．１６より見て大き
く離れているため、内部の信号配線の寄生容量および寄
生抵抗により、シフト方向によって、データのセットア
ツプ、ホールド時間に差が出る。出力遅延時間に関して
も同様である。
； た の
この発明の双方向シフトレジスタは、
（１）ｎビットの双方向シフトレジスタを構成するｎ個
の双方向フリップフロップ回路の１ビット目とｎビット
目を隣り合わせ、信号入力端側に配置する。
の双方向フリップフロップ回路の１ビット目とｎビット
目を隣り合わせ、信号入力端側に配置する。
■ ｎビットの双方向シフトレジスタを構成するｎ個の
双方向フリップフロップ回路の配置の順番を１ビット目
、ｎビット目、２ビット目、ｎ−１ビット目・・・とす
る。
双方向フリップフロップ回路の配置の順番を１ビット目
、ｎビット目、２ビット目、ｎ−１ビット目・・・とす
る。
１且
上記の構成によると、右シフト時、左シフト時において
、ＩＣ内部の配線デイレイの差がなくなり、右シフト時
、左シフト時におけるデータセットアツプ、ホールド時
間、出力信号のデイレイ時間が等しくなる。
、ＩＣ内部の配線デイレイの差がなくなり、右シフト時
、左シフト時におけるデータセットアツプ、ホールド時
間、出力信号のデイレイ時間が等しくなる。
尖胤桝
以下、この発明について図面を参照して説明する。
第１図はこの発明の一実施例であり、１０ビットの双方
向シフトレジスタを構成した場合である。
向シフトレジスタを構成した場合である。
図において、１〜１０は双方向フリップフロップ回路で
あり、従来例で説明したのと同一のものである。
あり、従来例で説明したのと同一のものである。
１〜１０の双方向のフリップフロップ回路のレイアウト
配置の順番は、１ビット目、１０ビット目、２ビット目
、９ビット目、・・・５ビット目、６ビット目としてい
る。
配置の順番は、１ビット目、１０ビット目、２ビット目
、９ビット目、・・・５ビット目、６ビット目としてい
る。
右シフト時において、この実施例のデータのセットアツ
プ、ホールド時間は、１ビット目の双方向フリップフロ
ップ回路１のシフトクロック入力端１３とＤＡＴＡ入力
端１１の入力タイミングで決まる。また、出力遅延時間
は１０ビット目の双方向フリップフロップ回路１０のシ
フトクロック入力端１３と入出力端１１の入力タイミン
グにより決まる。
プ、ホールド時間は、１ビット目の双方向フリップフロ
ップ回路１のシフトクロック入力端１３とＤＡＴＡ入力
端１１の入力タイミングで決まる。また、出力遅延時間
は１０ビット目の双方向フリップフロップ回路１０のシ
フトクロック入力端１３と入出力端１１の入力タイミン
グにより決まる。
一方、左シフト時においては、セットアツプ。
ホールド時間は、１０ビット目の双方向フリップフロッ
プ回路１０のシフトクロック入力端１３と入出力端１２
の入力タイミングで決まる。
プ回路１０のシフトクロック入力端１３と入出力端１２
の入力タイミングで決まる。
また、出力遅延時間は１ビット目の双方向フリップフロ
ップ回路１のシフトクロック入力端１３とＤＡＴＡ出力
端１２の入力タイミングにより決まる。
ップ回路１のシフトクロック入力端１３とＤＡＴＡ出力
端１２の入力タイミングにより決まる。
上記説明から理解されるように、この実施例によれば、
データのセットアツプ、ホールド時間および遅延時間を
決定する１ビット目、１０ビット目の双方向フリップフ
ロップ回路１，１０を隣り合わせて配置しているため、
左シフト、右シフト時におけるデータのセットアツプ、
ホールド時間および遅延時間を同一にすることができる
。
データのセットアツプ、ホールド時間および遅延時間を
決定する１ビット目、１０ビット目の双方向フリップフ
ロップ回路１，１０を隣り合わせて配置しているため、
左シフト、右シフト時におけるデータのセットアツプ、
ホールド時間および遅延時間を同一にすることができる
。
災凰阻λ
第２図はこの発明の第２の実施例である。
第２図においては、１０ビットの双方向シフトレジスタ
を構成する双方向フリップフロップ回路１〜１０の配置
の順番を１ビット目、１０ビット目、２ビット目、３ビ
ット目、９ビット目、８ビット目・・・７ビット目、６
ビット目としている。
を構成する双方向フリップフロップ回路１〜１０の配置
の順番を１ビット目、１０ビット目、２ビット目、３ビ
ット目、９ビット目、８ビット目・・・７ビット目、６
ビット目としている。
この実施例においても、データのセットアツプ。
ホールド時間および遅延時間を決定する１ビット目、１
０ビット目の双方向フリップフロップ１゜１０を隣り合
わせて配置しているため、左シフト。
０ビット目の双方向フリップフロップ１゜１０を隣り合
わせて配置しているため、左シフト。
右シフト時におけるデータのセットアツプ、ホールド時
間および遅延時間を同一にすることができる。
間および遅延時間を同一にすることができる。
ただし、この実施例においては、次段へのデータ配線の
長さが、ビットにより長い箇所が発生するため、双方向
シフトレジスタの動作スピードが実施例１に比較して遅
い。
長さが、ビットにより長い箇所が発生するため、双方向
シフトレジスタの動作スピードが実施例１に比較して遅
い。
髪乳二飲果
以上説明したように、この発明はｎビット双方向シフト
レジスタを構成する双方向フリップフロップ回路の１ビ
ット目とｎビット目を隣り合わせ、信号入力端側に配置
し、よりこのましくは配置の順番を１ビット目、ｎビッ
ト目、２ビット目、ｎ−１ビット目・・・とじたことに
より、左シフト時。
レジスタを構成する双方向フリップフロップ回路の１ビ
ット目とｎビット目を隣り合わせ、信号入力端側に配置
し、よりこのましくは配置の順番を１ビット目、ｎビッ
ト目、２ビット目、ｎ−１ビット目・・・とじたことに
より、左シフト時。
右シフト時におけるデータのセットアツプ、ホールド時
間および出力遅延時間を同一とする効果がある。
間および出力遅延時間を同一とする効果がある。
第１図はこの発明の第１の実施例の双方向シフトレジス
タのブロック図、第２図はこの発明の第２の実施例のブ
ロック図、第３図は従来の双方向シフトレジスタのブロ
ック図である。 １〜１０・・・・・・双方向フリップフロップ回路、１
１．１２・・・・・・入出力端、 １３・・・・・・シフトクロック入力端、１４・・・・
・・左右シフト切替え入力端子、１５．１６・・・・・
・入出力端子、 １７・・・・・・シフトクロック入力端子。
タのブロック図、第２図はこの発明の第２の実施例のブ
ロック図、第３図は従来の双方向シフトレジスタのブロ
ック図である。 １〜１０・・・・・・双方向フリップフロップ回路、１
１．１２・・・・・・入出力端、 １３・・・・・・シフトクロック入力端、１４・・・・
・・左右シフト切替え入力端子、１５．１６・・・・・
・入出力端子、 １７・・・・・・シフトクロック入力端子。
Claims (2)
- （１）ｎビットの双方向シフトレジスタを構成する双方
向フリップフロップ回路の１ビット目と、ｎビット目を
隣り合わせ、信号入力端側に配置したことを特徴とする
双方向シフトレジスタ。 - （２）ｎビットの双方向シフトレジスタを構成する双方
向フリップフロップ回路の配置の順番を１ビット目、ｎ
ビット目、２ビット目、ｎ−１ビット目・・・としたこ
とを特徴とする双方向シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257840A JPH04134798A (ja) | 1990-09-26 | 1990-09-26 | 双方向シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257840A JPH04134798A (ja) | 1990-09-26 | 1990-09-26 | 双方向シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134798A true JPH04134798A (ja) | 1992-05-08 |
Family
ID=17311875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257840A Pending JPH04134798A (ja) | 1990-09-26 | 1990-09-26 | 双方向シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998026423A1 (en) * | 1996-12-09 | 1998-06-18 | Thomson Multimedia S.A. | Bi-directional shift register |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316500A (ja) * | 1986-02-18 | 1988-01-23 | Matsushita Electronics Corp | 半導体集積回路装置 |
-
1990
- 1990-09-26 JP JP2257840A patent/JPH04134798A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316500A (ja) * | 1986-02-18 | 1988-01-23 | Matsushita Electronics Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998026423A1 (en) * | 1996-12-09 | 1998-06-18 | Thomson Multimedia S.A. | Bi-directional shift register |
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