JPS6316500A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6316500A
JPS6316500A JP61034677A JP3467786A JPS6316500A JP S6316500 A JPS6316500 A JP S6316500A JP 61034677 A JP61034677 A JP 61034677A JP 3467786 A JP3467786 A JP 3467786A JP S6316500 A JPS6316500 A JP S6316500A
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JP
Japan
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register
registers
shift register
stage
shift
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JP61034677A
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English (en)
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JPH06101235B2 (ja
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Hideki Kawai
秀樹 河合
Masaru Fujii
勝 藤井
Kiyoto Ota
清人 大田
Masahiko Sakagami
雅彦 坂上
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/188—Organisation of a multiplicity of shift registers, e.g. regeneration, timing or input-output circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Shift Register Type Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置、詳しくはシフトレジスタ
を有する半導体集積回路装置における同シフトレジスタ
のブロック構成に関する。
従来の技術 半導体集積回路装置において、シフトレジスタは重要な
回路構成ブロックの１つである。シフトレジスタブロッ
クを半導体集積回路装置内にレイアウトする場合、従来
、１系統のシフトレジスタの場合は、１列に、多系統の
場合はそれぞれ並列に、或は、いくつかの系統を１列に
配置し、その群を並列配置するという技法が使用されて
いる。
このとき、シフトレジスタを構成するレジスタの並びは
、順番に従って配置されていた。第２図は２系統のシフ
トレジスタ（８ビツト構成）を１列にレイアウトする場
合の従来例である。１０は第１系統のシフトレジスタの
入出力端子、１１〜１８は第１系統シフトレジスタを構
成するレジスタ、２ｏは第２系統のシフトレジスタの入
出力端子、２１〜２８は第２系統シフトレジスタを構成
するレジスタである。図中信号線上の矢印は、データ転
送の方向を示すものである。
発明が解決しようとする問題点 シフトレジスタの高性能化と、それぞれ異り多系統のレ
ジスタ間の対称性の観点に立つと、前記従来例において
、以下の問題点が発生する。
第１に、シフトレジスタを構成するレジスタ間の信号配
線負荷容量に大きな不均一性が生じることである。すな
わち、レジスタ１８からレジスタ１１、或はレジスタ２
８からレジスタ２１への信号線負荷容量は他の信号線に
比べると大きくなっており、その結果、レジスタ１８及
び同２８の出力段バッファの負荷駆動能力を大きくする
必要がある。それ故、シフトレジスタを構成する各レジ
スタの大きさく回路定数及びレイアウト面積）に不揃い
が生じるか、或は、レジスタ１８及び同２８の大きさに
他のレジスタの大きさを揃えると消費電力等の動作性能
を落とすことになる。
第２にそれぞれ異なった系統のシフトレジスタ間の対称
性が崩れることである。すなわち、端子１Ｑからレジス
タ１１の入力までの信号遅延と、端子２ｏからレジスタ
２１の入力までの信号遅延との間に差が生じ同期がとり
にくくなる。この問題点は、シフトレジスタの段数が多
くなり、１系統のレイアウト長が長くなる場合、第２図
の様な配置例をとる従来例では深刻である。
問題点を解決するだめの手段 前記問題点を解決するため、本発明は異なった系統のシ
フトレジスタを構成するレジスタを、隣接する各レジス
タが別系統に属する構成で同列に並べ、同一系統内で見
た各レジスタの並びをデータ転送の順番どおりにしない
で、折り返しを持たせるブロック配置にしたものである
。
作用 本発明のシフトレジスタブロック配置によると、まず、
異なった系統間相互の対称性の崩れを最小にすることが
できる。すなわち、隣接する各レジスタが別系統に属す
る構成で同列に並べ、同一系統内で見た各レジスタの並
びをデータ転送順番によらず、折り返しをもたせて配置
した構成とする事により、レジスタ間配線の形状をほぼ
同一にできるので、信号遅延をそれぞれの系統間でほぼ
同一にすることができる。更に、レジスタの順番を折り
返すことで、負荷容量の不均一性を最小にすることがで
きる。すなわち、初段と最終段との区別をつけない様に
配置できるので、個々のレジスタの負荷容量をほぼ均等
にすることができる。
従って、レジスタの大きさも、最適な大きさを選択する
ことができシフトレジスタの高性能化を図る事ができる
。
実施例 第１図に２系統、８段構成のシフトレパンスタ配置にお
ける本発明の実施例を示す。第１図において１０は第１
系統シフトレジスタ入出力端子、１１〜１８は第１系統
シフトレジスタを構成するレジスタ、２０は第２系統シ
フトレジスタ入出力端子、２１〜２８は第２系統シフト
レジスタを構成するレジスタである。
第１図において、第１系統シフトレジスタと第２系統シ
フトレジスタとは互に隣接する配置構造を成している。
更に、１段目から８段目までのレジスタの並びは６段目
を折り返し点として配列されている。以上の構成にした
ことにより、各レジスタ間の信号配線はほぼ同一の負荷
容量を有し、且つ、それぞれの系統間の差異も最小に抑
えられている。
なお、２系統８段構成のシフトレジスタの配置の実施例
を示したが、他の構成の場合も、類似の配置構成にすれ
ば、信号配線負荷の均等化と、系統間の均、等化を図る
ことができ、高速動作の最適化ができる。
発明の効果 以上のように本発明は、シフトレジスタを有する半導体
集積回路装置の内部ブロック配置において、シフトレジ
スタブロックの配置について、最適化の指針を与え、シ
フトレジスタ動作の高性能化及び、レイアウト設計の効
率化に寄与するところ大なるものがある。
【図面の簡単な説明】
第１図は、本発明の一実施例を示すブロック図、第２図
は従来例を示すブロック図である。 １０．２０・・・・・・シフトレジスタ系入出力端子、
１１〜１８．２１〜２８・・・シフトレジスタを構成す
るレジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名％Ｊ
ト−＃　　　　　　　１騨１へ置ラスク手続補正書は式
） ％式％ ２発明の名称 半導体集積回路装置 ３補正をする者 事件との関係　　　　　　特　　許　　出　　頭　　人
住　所　　大阪府門真市大字門真１００６番地名　称　
（５８４）松下電子工業株式会社代表者　　　　金　　
澤　　二　三　男４代理人　〒５７１ 住　所　　大阪府門真市大字門真１００６番地松下電器
産業株式会社内

Claims (1)

    【特許請求の範囲】
  1. 　多数並列シフトレジスタ群を有し、前記シフトレジス
    タ群の第１入力信号が印加される端子と最終出力信号が
    出力される端子とが同一であって、少なくとも２系統以
    上の各シフトレジスタ群が同一列に配置され、且つ、そ
    れぞれの系統を構成するシフトレジスタ群の並びは、隣
    接し合う各レジスタが別系統に属し、同一系統内のレジ
    スタの配列順番に折り返しを有することを特徴とする半
    導体集積回路装置。
JP61034677A 1986-02-18 1986-02-18 半導体集積回路装置 Expired - Lifetime JPH06101235B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61034677A JPH06101235B2 (ja) 1986-02-18 1986-02-18 半導体集積回路装置
US07/015,347 US4821299A (en) 1986-02-18 1987-02-17 Semiconductor integrated circuit device including shift register having substantially equalized wiring between stages thereof
KR1019870001316A KR900008190B1 (ko) 1986-02-18 1987-02-18 반도체집적회로장치

Applications Claiming Priority (1)

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JPS6316500A true JPS6316500A (ja) 1988-01-23
JPH06101235B2 JPH06101235B2 (ja) 1994-12-12

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ID=12421053

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JP (1) JPH06101235B2 (ja)
KR (1) KR900008190B1 (ja)

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Publication number Publication date
US4821299A (en) 1989-04-11
JPH06101235B2 (ja) 1994-12-12
KR870008326A (ko) 1987-09-25
KR900008190B1 (ko) 1990-11-05

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