JPH08212169A - アレイプロセッサ - Google Patents
アレイプロセッサInfo
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- JPH08212169A JPH08212169A JP3910495A JP3910495A JPH08212169A JP H08212169 A JPH08212169 A JP H08212169A JP 3910495 A JP3910495 A JP 3910495A JP 3910495 A JP3910495 A JP 3910495A JP H08212169 A JPH08212169 A JP H08212169A
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Abstract
(57)【要約】
【目的】 アレイプロセッサを構成する各プロセッサ要
素を制御するための制御信号線の配線総面積を小さくす
ることができるようにする。 【構成】 隣接する複数のプロセッサ要素１０ａ〜１０
ｄにそれぞれ設けられている第１〜第４のレジスタ１ａ
〜１ｄを、第１のレジスタ１ａ同士、第２のレジスタ１
ｂ同士のようにそれぞれ共通に接続するとともに、第１
のプロセッサ要素１０ａ内の演算器２ａを第１のレジス
タ１ａに、第２のプロセッサ要素１０ｂ内の演算器２ｂ
を第２のレジスタ２ｂのように、リードバス３ａ〜３ｄ
およびライトバス４ａ〜４ｄを介して順次接続し、各プ
ロセッサ要素１０ａ〜１０ｄの内部にそれぞれ設けられ
ているレジスタ１ａ〜１ｄを共通に制御できるようにす
ることにより、各プロセッサ要素１０ａ〜１０ｄの何れ
か一つに制御信号線５を配線すれば済むようにして、制
御信号線５の配線総面積を低減できるようにする。
素を制御するための制御信号線の配線総面積を小さくす
ることができるようにする。 【構成】 隣接する複数のプロセッサ要素１０ａ〜１０
ｄにそれぞれ設けられている第１〜第４のレジスタ１ａ
〜１ｄを、第１のレジスタ１ａ同士、第２のレジスタ１
ｂ同士のようにそれぞれ共通に接続するとともに、第１
のプロセッサ要素１０ａ内の演算器２ａを第１のレジス
タ１ａに、第２のプロセッサ要素１０ｂ内の演算器２ｂ
を第２のレジスタ２ｂのように、リードバス３ａ〜３ｄ
およびライトバス４ａ〜４ｄを介して順次接続し、各プ
ロセッサ要素１０ａ〜１０ｄの内部にそれぞれ設けられ
ているレジスタ１ａ〜１ｄを共通に制御できるようにす
ることにより、各プロセッサ要素１０ａ〜１０ｄの何れ
か一つに制御信号線５を配線すれば済むようにして、制
御信号線５の配線総面積を低減できるようにする。
Description
【０００１】
【産業上の利用分野】本発明はアレイプロセッサに関
し、特に、１つのＬＳＩ上に多数のプロセッサ要素を格
子状に結合して構成した単一命令多重データ型（ＳＩＭ
Ｄ型）のアレイプロセッサに用いて好適なものである。
し、特に、１つのＬＳＩ上に多数のプロセッサ要素を格
子状に結合して構成した単一命令多重データ型（ＳＩＭ
Ｄ型）のアレイプロセッサに用いて好適なものである。
【０００２】
【従来の技術】従来、多数のプロセッサ要素（プロセッ
サエレメント：ＰＥ）をアレイ状に設け、これら多数の
プロセッサ要素で並列演算を行うことにより、処理速度
を速くすることができるようにしたアレイプロセッサが
提案されている。そして、このような並列演算を実現す
るために、処理の制御にＳＩＭＤ型（単一命令多重デー
タ型）の制御を用いたものがある。
サエレメント：ＰＥ）をアレイ状に設け、これら多数の
プロセッサ要素で並列演算を行うことにより、処理速度
を速くすることができるようにしたアレイプロセッサが
提案されている。そして、このような並列演算を実現す
るために、処理の制御にＳＩＭＤ型（単一命令多重デー
タ型）の制御を用いたものがある。
【０００３】このＳＩＭＤ型の制御は、全てのプロセッ
サ要素で同一の命令を処理するようにしたものである。
すなわち、ＳＩＭＤ型のアレイプロセッサでは、各プロ
セッサ要素に共通の制御信号線が接続され、この制御信
号線を介して各プロセッサ要素に１つの命令が送られる
ことにより、各プロセッサ要素で同一の命令が処理され
るようになっている。
サ要素で同一の命令を処理するようにしたものである。
すなわち、ＳＩＭＤ型のアレイプロセッサでは、各プロ
セッサ要素に共通の制御信号線が接続され、この制御信
号線を介して各プロセッサ要素に１つの命令が送られる
ことにより、各プロセッサ要素で同一の命令が処理され
るようになっている。
【０００４】
【発明が解決しようとする課題】上述したように、ＳＩ
ＭＤ型のアレイプロセッサでは、制御信号線は全プロセ
ッサ要素に共通である。しかし、１本の制御信号線で全
てのプロセッサ要素を制御しようとすると、シーケンサ
等の駆動回路から全プロセッサ要素の終端に至るまでの
制御信号線の長さが非常に長くなってしまう。このた
め、駆動回路において大きな駆動能力が必要になった
り、信号の伝搬遅延が増大したりすることにより、プロ
セッサ要素の機能が損なわれることがあるという問題が
生じていた。
ＭＤ型のアレイプロセッサでは、制御信号線は全プロセ
ッサ要素に共通である。しかし、１本の制御信号線で全
てのプロセッサ要素を制御しようとすると、シーケンサ
等の駆動回路から全プロセッサ要素の終端に至るまでの
制御信号線の長さが非常に長くなってしまう。このた
め、駆動回路において大きな駆動能力が必要になった
り、信号の伝搬遅延が増大したりすることにより、プロ
セッサ要素の機能が損なわれることがあるという問題が
生じていた。
【０００５】したがって、全プロセッサ要素を幾つかの
グループに分割してそれぞれのグループごとに共通の制
御信号線を配線し、それぞれの制御信号線に同一の命令
を与えて各プロセッサ要素を駆動する方が現実的であ
る。その際、各制御信号線が交差しないように配線する
ことができれば、金属配線層を１層使用するだけで済む
ので、配線が容易になり、都合が良い。
グループに分割してそれぞれのグループごとに共通の制
御信号線を配線し、それぞれの制御信号線に同一の命令
を与えて各プロセッサ要素を駆動する方が現実的であ
る。その際、各制御信号線が交差しないように配線する
ことができれば、金属配線層を１層使用するだけで済む
ので、配線が容易になり、都合が良い。
【０００６】そこで、図３に示すように、例えば行方向
および列方向にそれぞれ８個ずつプロセッサ要素が配置
されたアレイプロセッサにおいて、全プロセッサ要素を
１列ごとに８個のグループに分割する。そして、その分
割した各グループに１本ずつ制御信号線を配線すれば、
制御信号線の始端から終端までの長さを短くすることが
できるので、駆動回路における駆動能力や信号の伝搬遅
延の問題を解決することができる。
および列方向にそれぞれ８個ずつプロセッサ要素が配置
されたアレイプロセッサにおいて、全プロセッサ要素を
１列ごとに８個のグループに分割する。そして、その分
割した各グループに１本ずつ制御信号線を配線すれば、
制御信号線の始端から終端までの長さを短くすることが
できるので、駆動回路における駆動能力や信号の伝搬遅
延の問題を解決することができる。
【０００７】しかしながら、図３のように制御信号線を
配線した場合には、１本の制御信号線で全てのプロセッ
サ要素を制御するようにした場合と配線の総面積が変わ
らない。つまり、このような配線では、列方向の配線面
積が過大であるため、各プロセッサ要素内の配線に支障
をきたす可能性があるという問題があった。
配線した場合には、１本の制御信号線で全てのプロセッ
サ要素を制御するようにした場合と配線の総面積が変わ
らない。つまり、このような配線では、列方向の配線面
積が過大であるため、各プロセッサ要素内の配線に支障
をきたす可能性があるという問題があった。
【０００８】本発明は、このような問題を解決するため
に成されたものであり、プロセッサ要素の機能を損なう
ことなく、アレイプロセッサを構成する各プロセッサ要
素を制御するための制御信号線の総配線面積を小さくす
ることができるようにすることを目的とする。
に成されたものであり、プロセッサ要素の機能を損なう
ことなく、アレイプロセッサを構成する各プロセッサ要
素を制御するための制御信号線の総配線面積を小さくす
ることができるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、１個の演算器
とｎ個のレジスタとを有するプロセッサ要素がアレイ状
に複数個配置されて成るアレイプロセッサにおいて、上
記複数個のプロセッサ要素にそれぞれ設けられているｎ
個のレジスタを、１番目のレジスタ同士、２番目のレジ
スタ同士、３番目のレジスタ同士〜ｎ番目のレジスタ同
士のようにそれぞれ接続するとともに、上記各プロセッ
サ要素にそれぞれ設けられている演算器を、１番目のプ
ロセッサ要素の演算器と１番目のレジスタ、２番目のプ
ロセッサ要素の演算器と２番目のレジスタ、３番目のプ
ロセッサ要素の演算器と３番目のレジスタ〜ｎ番目のプ
ロセッサ要素の演算器とｎ番目のレジスタのように、リ
ードバスおよびライトバスを介してそれぞれ接続したも
のである。
とｎ個のレジスタとを有するプロセッサ要素がアレイ状
に複数個配置されて成るアレイプロセッサにおいて、上
記複数個のプロセッサ要素にそれぞれ設けられているｎ
個のレジスタを、１番目のレジスタ同士、２番目のレジ
スタ同士、３番目のレジスタ同士〜ｎ番目のレジスタ同
士のようにそれぞれ接続するとともに、上記各プロセッ
サ要素にそれぞれ設けられている演算器を、１番目のプ
ロセッサ要素の演算器と１番目のレジスタ、２番目のプ
ロセッサ要素の演算器と２番目のレジスタ、３番目のプ
ロセッサ要素の演算器と３番目のレジスタ〜ｎ番目のプ
ロセッサ要素の演算器とｎ番目のレジスタのように、リ
ードバスおよびライトバスを介してそれぞれ接続したも
のである。
【００１０】本発明の他の特徴とするところは、上記複
数個のプロセッサ要素のうち、隣接するｎ個のプロセッ
サ要素を１組にして１つのブロックを構成したことを特
徴とするものである。
数個のプロセッサ要素のうち、隣接するｎ個のプロセッ
サ要素を１組にして１つのブロックを構成したことを特
徴とするものである。
【００１１】本発明のその他の特徴とするところは、行
方向に隣接するｎ個のプロセッサ要素を１組にして上記
ブロックを構成したことを特徴とするものである。
方向に隣接するｎ個のプロセッサ要素を１組にして上記
ブロックを構成したことを特徴とするものである。
【００１２】本発明のその他の特徴とするところは、列
方向に隣接するｎ個のプロセッサ要素を１組にして上記
ブロックを構成したことを特徴とするものである。
方向に隣接するｎ個のプロセッサ要素を１組にして上記
ブロックを構成したことを特徴とするものである。
【００１３】本発明のその他の特徴とするところは、上
記複数個のプロセッサ要素がアレイ状に配置されたアレ
イプロセッサを、上記ブロックを列方向あるいは行方向
に並べたものを一単位として複数のグループに分割し、
上記複数個のプロセッサ要素を制御する制御信号を送信
するための制御信号線を、上記グループごとに別個に配
線するようにしたことを特徴とするものである。
記複数個のプロセッサ要素がアレイ状に配置されたアレ
イプロセッサを、上記ブロックを列方向あるいは行方向
に並べたものを一単位として複数のグループに分割し、
上記複数個のプロセッサ要素を制御する制御信号を送信
するための制御信号線を、上記グループごとに別個に配
線するようにしたことを特徴とするものである。
【００１４】
【作用】本発明は上記技術手段より成るので、複数個の
プロセッサ要素のそれぞれに、各プロセッサ要素で用い
られるデータを格納するためのレジスタが１個ずつ配置
されることとなり、しかも１つのプロセッサ要素で使用
されるレジスタは、他のプロセッサ要素のレジスタとリ
ードバスおよびライトバスによって接続されているの
で、複数個のプロセッサ要素を１つのプロセッサとして
動作させることができるようになり、これにより、上記
複数個のプロセッサ要素のうちの何れか１つに制御信号
線を配線するだけで上記複数個のプロセッサ要素の全て
を制御するようにすることが可能となる。
プロセッサ要素のそれぞれに、各プロセッサ要素で用い
られるデータを格納するためのレジスタが１個ずつ配置
されることとなり、しかも１つのプロセッサ要素で使用
されるレジスタは、他のプロセッサ要素のレジスタとリ
ードバスおよびライトバスによって接続されているの
で、複数個のプロセッサ要素を１つのプロセッサとして
動作させることができるようになり、これにより、上記
複数個のプロセッサ要素のうちの何れか１つに制御信号
線を配線するだけで上記複数個のプロセッサ要素の全て
を制御するようにすることが可能となる。
【００１５】また、本発明の他の特徴によれば、隣接す
るｎ個のプロセッサ要素で成るブロックを列方向あるい
は行方向に並べたものを一単位としてグループが構成さ
れ、各グループごとに制御信号線が別個に配線されるこ
とにより、上記ｎ個のプロセッサ要素のうちの何れか１
つに制御信号線を配線するだけで上記ｎ個のプロセッサ
要素の全てを制御するようにすることを、上記制御信号
線の配線の始端から終端までの長さを長くすることなく
実現することが可能となる。
るｎ個のプロセッサ要素で成るブロックを列方向あるい
は行方向に並べたものを一単位としてグループが構成さ
れ、各グループごとに制御信号線が別個に配線されるこ
とにより、上記ｎ個のプロセッサ要素のうちの何れか１
つに制御信号線を配線するだけで上記ｎ個のプロセッサ
要素の全てを制御するようにすることを、上記制御信号
線の配線の始端から終端までの長さを長くすることなく
実現することが可能となる。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本実施例のアレイプロセッサにおける
１ブロックの構成を示す図である。図１において、１０
ａ〜１０ｄはプロセッサ要素であり、これら第１〜第４
のプロセッサ要素１０ａ〜１０ｄにより１つのブロック
が構成されている。
明する。図１は、本実施例のアレイプロセッサにおける
１ブロックの構成を示す図である。図１において、１０
ａ〜１０ｄはプロセッサ要素であり、これら第１〜第４
のプロセッサ要素１０ａ〜１０ｄにより１つのブロック
が構成されている。
【００１７】上記第１〜第４のプロセッサ要素１０ａ〜
１０ｄは、それぞれ第１〜第４のレジスタ１ａ〜１ｄを
有している。そして、各プロセッサ要素１０ａ〜１０ｄ
内にある第１のレジスタ１ａ同士が第１のリードバス３
ａおよび第１のライトバス４ａを介して接続されてい
る。以下同様にして、各プロセッサ要素１０ａ〜１０ｄ
内にある第２〜第４のレジスタ１ｂ〜１ｄ同士が、それ
ぞれ第２〜第４のリードバス３ｂ〜３ｄおよび第２〜第
４のライトバス４ｂ〜４ｄを介して接続されている。
１０ｄは、それぞれ第１〜第４のレジスタ１ａ〜１ｄを
有している。そして、各プロセッサ要素１０ａ〜１０ｄ
内にある第１のレジスタ１ａ同士が第１のリードバス３
ａおよび第１のライトバス４ａを介して接続されてい
る。以下同様にして、各プロセッサ要素１０ａ〜１０ｄ
内にある第２〜第４のレジスタ１ｂ〜１ｄ同士が、それ
ぞれ第２〜第４のリードバス３ｂ〜３ｄおよび第２〜第
４のライトバス４ｂ〜４ｄを介して接続されている。
【００１８】また、上記第１〜第４のリードバス３ａ〜
３ｄは、それぞれ各プロセッサ要素１０ａ〜１０ｄ内に
ある第１〜第４の演算器２ａ〜２ｄの２つの入力端子に
接続されている。また、上記第１〜第４のライトバス４
ａ〜４ｄは、それぞれ各プロセッサ要素１０ａ〜１０ｄ
内にある上記第１〜第４の演算器２ａ〜２ｄの出力端子
に接続されている。
３ｄは、それぞれ各プロセッサ要素１０ａ〜１０ｄ内に
ある第１〜第４の演算器２ａ〜２ｄの２つの入力端子に
接続されている。また、上記第１〜第４のライトバス４
ａ〜４ｄは、それぞれ各プロセッサ要素１０ａ〜１０ｄ
内にある上記第１〜第４の演算器２ａ〜２ｄの出力端子
に接続されている。
【００１９】これにより、例えば、第１のプロセッサ要
素１０ａ内にある第１の演算器２ａにおいて所定の演算
を行うときは、まず、各プロセッサ要素１０ａ〜１０ｄ
内にある全部で４個の第１のレジスタ１ａの中から何れ
かのレジスタが指定され、その指定されたレジスタから
データが第１のリードバス３ａに読み出される。そし
て、この読み出されたデータが第１の演算器２ａに供給
される。
素１０ａ内にある第１の演算器２ａにおいて所定の演算
を行うときは、まず、各プロセッサ要素１０ａ〜１０ｄ
内にある全部で４個の第１のレジスタ１ａの中から何れ
かのレジスタが指定され、その指定されたレジスタから
データが第１のリードバス３ａに読み出される。そし
て、この読み出されたデータが第１の演算器２ａに供給
される。
【００２０】上記第１の演算器２ａでは、第１のリード
バス３ａを介して供給されたデータを用いて所定の演算
（例えば、論理和、論理積、排他的論理和、加算などの
演算）が行われ、その演算結果が第１のライトバス４ａ
に出力される。この第１のライトバス４ａに出力された
演算結果のデータは、４個ある第１のレジスタ１ａの中
から指定されたレジスタに書き込まれる。第２〜第４の
プロセッサ要素１０ｂ〜１０ｄにおいて所定の演算を行
うときも以上と同様にして行われる。
バス３ａを介して供給されたデータを用いて所定の演算
（例えば、論理和、論理積、排他的論理和、加算などの
演算）が行われ、その演算結果が第１のライトバス４ａ
に出力される。この第１のライトバス４ａに出力された
演算結果のデータは、４個ある第１のレジスタ１ａの中
から指定されたレジスタに書き込まれる。第２〜第４の
プロセッサ要素１０ｂ〜１０ｄにおいて所定の演算を行
うときも以上と同様にして行われる。
【００２１】以上のように配線した場合には、１ブロッ
クとして構成した４個のプロセッサ要素１０ａ〜１０ｄ
のそれぞれに、各プロセッサ要素１０ａ〜１０ｄで用い
るデータを格納するためのレジスタを１個ずつ配置する
のと等価にすることができる。つまり、第１のプロセッ
サ要素１０ａを例に挙げれば、各プロセッサ要素１０ａ
〜１０ｄで用いるデータを格納するためのレジスタ１ａ
〜１ｄを１個ずつ配置するのと等価にすることができ
る。
クとして構成した４個のプロセッサ要素１０ａ〜１０ｄ
のそれぞれに、各プロセッサ要素１０ａ〜１０ｄで用い
るデータを格納するためのレジスタを１個ずつ配置する
のと等価にすることができる。つまり、第１のプロセッ
サ要素１０ａを例に挙げれば、各プロセッサ要素１０ａ
〜１０ｄで用いるデータを格納するためのレジスタ１ａ
〜１ｄを１個ずつ配置するのと等価にすることができ
る。
【００２２】このように、本実施例では、図１において
同じ種類のハッチングを示したもの（演算器とレジス
タ）同士で１つの機能ブロックを構成し、この機能ブロ
ックを４つまとめて１つのブロックを構成するようにし
ている。
同じ種類のハッチングを示したもの（演算器とレジス
タ）同士で１つの機能ブロックを構成し、この機能ブロ
ックを４つまとめて１つのブロックを構成するようにし
ている。
【００２３】ところで、上記第１〜第４のプロセッサ要
素１０ａ〜１０ｄに１個ずつ配置されている同一機能ブ
ロック内の４個のレジスタのうち、何れのレジスタを用
いてデータの読み書きを行うかは、制御信号線５を介し
て送られてくる制御信号によって制御される。なお、こ
の制御信号線５は、複数種類ある制御信号線のうちの１
つであり、上述のように任意のレジスタを選択してデー
タの読み書きを行うための制御信号線であるものとす
る。
素１０ａ〜１０ｄに１個ずつ配置されている同一機能ブ
ロック内の４個のレジスタのうち、何れのレジスタを用
いてデータの読み書きを行うかは、制御信号線５を介し
て送られてくる制御信号によって制御される。なお、こ
の制御信号線５は、複数種類ある制御信号線のうちの１
つであり、上述のように任意のレジスタを選択してデー
タの読み書きを行うための制御信号線であるものとす
る。
【００２４】上述したように、上記第１〜第４のプロセ
ッサ要素１０ａ〜１０ｄには、それぞれ各プロセッサ要
素１０ａ〜１０ｄで用いるデータを格納するための第１
〜第４のレジスタ１ａ〜１ｄが１個ずつ配置されてい
る。そして、第１のレジスタ１ａ同士と第１の演算器２
ａとが第１のリードバス３ａおよび第１のライトバス４
ａによって接続されて機能ブロックが構成されている。
ッサ要素１０ａ〜１０ｄには、それぞれ各プロセッサ要
素１０ａ〜１０ｄで用いるデータを格納するための第１
〜第４のレジスタ１ａ〜１ｄが１個ずつ配置されてい
る。そして、第１のレジスタ１ａ同士と第１の演算器２
ａとが第１のリードバス３ａおよび第１のライトバス４
ａによって接続されて機能ブロックが構成されている。
【００２５】同様に、第２〜第４のレジスタ１ｂ〜１ｄ
同士と第２〜第４の演算器２ｂ〜２ｄとが、それぞれ第
２〜第４のリードバス３ｂ〜３ｄおよび第２〜第４のラ
イトバス４ｂ〜４ｄによって接続されて各機能ブロック
が構成されている。したがって、各プロセッサ要素１０
ａ〜１０ｄのうちの何れか１つに制御信号線５を配線す
れば、各プロセッサ要素１０ａ〜１０ｄを全て制御する
ことができるようになる。
同士と第２〜第４の演算器２ｂ〜２ｄとが、それぞれ第
２〜第４のリードバス３ｂ〜３ｄおよび第２〜第４のラ
イトバス４ｂ〜４ｄによって接続されて各機能ブロック
が構成されている。したがって、各プロセッサ要素１０
ａ〜１０ｄのうちの何れか１つに制御信号線５を配線す
れば、各プロセッサ要素１０ａ〜１０ｄを全て制御する
ことができるようになる。
【００２６】そこで、本実施例では、図１に示したよう
に、第１のプロセッサ要素１０ａに制御信号線５を配線
し、この制御信号線５だけで第１〜第４のプロセッサ要
素１０ａ〜１０ｄにおけるデータの読み書きを制御する
ようにしている。もちろん、その他のプロセッサ要素１
０ｂ〜１０ｄに制御信号線５を配線するようにすること
も可能である。
に、第１のプロセッサ要素１０ａに制御信号線５を配線
し、この制御信号線５だけで第１〜第４のプロセッサ要
素１０ａ〜１０ｄにおけるデータの読み書きを制御する
ようにしている。もちろん、その他のプロセッサ要素１
０ｂ〜１０ｄに制御信号線５を配線するようにすること
も可能である。
【００２７】ここで、本実施例のアレイプロセッサと従
来のアレイプロセッサとの差を明確にするために、図４
に示す従来の構成例について説明を加える。なお、この
図４は、図３に示したアレイ状のプロセッサ要素の中か
ら任意の４個を取り出して示したものである。
来のアレイプロセッサとの差を明確にするために、図４
に示す従来の構成例について説明を加える。なお、この
図４は、図３に示したアレイ状のプロセッサ要素の中か
ら任意の４個を取り出して示したものである。
【００２８】図４に示す従来のアレイプロセッサにおい
ては、各プロセッサ要素１０ａ〜１０ｄ内に、それぞれ
のプロセッサ要素１０ａ〜１０ｄで用いるデータを格納
するための４個のレジスタが全て具備されている。例え
ば、第１のプロセッサ要素１０ａで処理するデータを格
納するための第１のレジスタ１ａは、４個とも第１のプ
ロセッサ要素１０ａ内に具備されている。
ては、各プロセッサ要素１０ａ〜１０ｄ内に、それぞれ
のプロセッサ要素１０ａ〜１０ｄで用いるデータを格納
するための４個のレジスタが全て具備されている。例え
ば、第１のプロセッサ要素１０ａで処理するデータを格
納するための第１のレジスタ１ａは、４個とも第１のプ
ロセッサ要素１０ａ内に具備されている。
【００２９】すなわち、従来のアレイプロセッサでは、
１つのプロセッサ要素で１つの機能ブロックが構成さ
れ、各プロセッサ要素１０ａ〜１０ｄはそれぞれ独立し
ており、それぞれがその内部に備えられているレジスタ
に対して個々にデータの読み書きを行うようになされて
いた。そこで、データの読み書きを制御するための制御
信号を送る制御信号線５ａ〜５ｄが各プロセッサ要素１
０ａ〜１０ｄごとに配線されていた。
１つのプロセッサ要素で１つの機能ブロックが構成さ
れ、各プロセッサ要素１０ａ〜１０ｄはそれぞれ独立し
ており、それぞれがその内部に備えられているレジスタ
に対して個々にデータの読み書きを行うようになされて
いた。そこで、データの読み書きを制御するための制御
信号を送る制御信号線５ａ〜５ｄが各プロセッサ要素１
０ａ〜１０ｄごとに配線されていた。
【００３０】これに対し、本実施例では、各プロセッサ
要素１０ａ〜１０ｄが各リードバス３ａ〜３ｄおよびラ
イトバス４ａ〜４ｄによって相互に接続され、各プロセ
ッサ要素１０ａ〜１０ｄが１つのまとまったブロックと
して動作する。したがって、図１に示したように、何れ
か１つのプロセッサ要素に制御信号線５を配線すれば済
むようになる。
要素１０ａ〜１０ｄが各リードバス３ａ〜３ｄおよびラ
イトバス４ａ〜４ｄによって相互に接続され、各プロセ
ッサ要素１０ａ〜１０ｄが１つのまとまったブロックと
して動作する。したがって、図１に示したように、何れ
か１つのプロセッサ要素に制御信号線５を配線すれば済
むようになる。
【００３１】このため、従来のアレイプロセッサでは、
図３のように制御信号線が列方向に８本配線されていた
のに対し、本実施例によれば、図２のように列方向に２
本の制御信号線を配線するだけで済むようになる。これ
らの図２と図３とを比べれば明らかなように、本実施例
によれば、制御信号線の行方向に対する配線を増やすこ
となく、列方向に対する配線数を従来の１／４にするこ
とができ、配線面積を従来の１／４にすることができ
る。
図３のように制御信号線が列方向に８本配線されていた
のに対し、本実施例によれば、図２のように列方向に２
本の制御信号線を配線するだけで済むようになる。これ
らの図２と図３とを比べれば明らかなように、本実施例
によれば、制御信号線の行方向に対する配線を増やすこ
となく、列方向に対する配線数を従来の１／４にするこ
とができ、配線面積を従来の１／４にすることができ
る。
【００３２】また、図２のように制御信号線を配線して
も、図示しないシーケンサ等の駆動回路から配線の終端
までの長さは、図３のように配線した場合と変わらな
い。すなわち、１本の制御信号線を配した場合に比べて
配線の始端から終端までの長さが短くて済むから、上記
駆動回路において大きな駆動能力が必要になったり、制
御信号の伝搬遅延が増大したりするという不都合は生じ
ない。
も、図示しないシーケンサ等の駆動回路から配線の終端
までの長さは、図３のように配線した場合と変わらな
い。すなわち、１本の制御信号線を配した場合に比べて
配線の始端から終端までの長さが短くて済むから、上記
駆動回路において大きな駆動能力が必要になったり、制
御信号の伝搬遅延が増大したりするという不都合は生じ
ない。
【００３３】また、個々のプロセッサ要素内の配線に着
目して見れば、図１と図４とを比較すれば分かるよう
に、図１に示した第１〜第３のリードバス３ａ〜３ｃお
よび第１〜第３のライトバス４ａ〜４ｃの長さは、図４
に示した従来のリードバス３ａ〜３ｃおよびライトバス
４ａ〜４ｃの長さよりも短くて済む。よって、この点か
らも配線面積を従来より小さくすることができる。
目して見れば、図１と図４とを比較すれば分かるよう
に、図１に示した第１〜第３のリードバス３ａ〜３ｃお
よび第１〜第３のライトバス４ａ〜４ｃの長さは、図４
に示した従来のリードバス３ａ〜３ｃおよびライトバス
４ａ〜４ｃの長さよりも短くて済む。よって、この点か
らも配線面積を従来より小さくすることができる。
【００３４】なお、図１においては、各プロセッサ要素
１０ａ〜１０ｄの間も各リードバス３ａ〜３ｄおよびラ
イトバス４ａ〜４ｄによって接続されている。このた
め、その分だけ各リードバス３ａ〜３ｄおよびライトバ
ス４ａ〜４ｄの長さが長くなるが、多数のプロセッサ要
素が配置されたアレイプロセッサでは、隣接するプロセ
ッサ要素間の距離は非常に短いので、この長さはほとん
ど問題にならない。
１０ａ〜１０ｄの間も各リードバス３ａ〜３ｄおよびラ
イトバス４ａ〜４ｄによって接続されている。このた
め、その分だけ各リードバス３ａ〜３ｄおよびライトバ
ス４ａ〜４ｄの長さが長くなるが、多数のプロセッサ要
素が配置されたアレイプロセッサでは、隣接するプロセ
ッサ要素間の距離は非常に短いので、この長さはほとん
ど問題にならない。
【００３５】なお、以上の実施例では、行方向に並んだ
４個のプロセッサ要素を１つのブロックとして構成する
ようにしているが、列方向に並んだ４個のプロセッサ要
素を１つのブロックとして構成するようにしてもよい。
４個のプロセッサ要素を１つのブロックとして構成する
ようにしているが、列方向に並んだ４個のプロセッサ要
素を１つのブロックとして構成するようにしてもよい。
【００３６】また、１つのブロックを構成するプロセッ
サ要素の数は４個に限られない。すなわち、各プロセッ
サ要素がｎ個のレジスタを持つのであれば、ｎ個のプロ
セッサ要素をまとめて１つのブロックを構成するように
すれば良い。この場合には、制御信号線の配線面積を従
来の１／ｎにすることができる。また、任意の数のプロ
セッサ要素で１つのブロックを構成しても良い。
サ要素の数は４個に限られない。すなわち、各プロセッ
サ要素がｎ個のレジスタを持つのであれば、ｎ個のプロ
セッサ要素をまとめて１つのブロックを構成するように
すれば良い。この場合には、制御信号線の配線面積を従
来の１／ｎにすることができる。また、任意の数のプロ
セッサ要素で１つのブロックを構成しても良い。
【００３７】また、図１の例では、各プロセッサ要素１
０ａ〜１０ｄ内にあるレジスタ１ａ〜１ｄを、同じ行に
並んだもの同士を接続するようにしているが、各プロセ
ッサ要素１０ａ〜１０ｄ内にあるレジスタを１個ずつ接
続するのであれば、異なる行のレジスタ同士を接続する
ようにしても良い。つまり、第１のレジスタ１ａ同士、
第２のレジスタ１ｂ同士、第３のレジスタ１ｃ同士およ
び第４のレジスタ１ｄ同士を各プロセッサ要素１０ａ〜
１０ｄ内において異なる行に配置するようにしても良
い。
０ａ〜１０ｄ内にあるレジスタ１ａ〜１ｄを、同じ行に
並んだもの同士を接続するようにしているが、各プロセ
ッサ要素１０ａ〜１０ｄ内にあるレジスタを１個ずつ接
続するのであれば、異なる行のレジスタ同士を接続する
ようにしても良い。つまり、第１のレジスタ１ａ同士、
第２のレジスタ１ｂ同士、第３のレジスタ１ｃ同士およ
び第４のレジスタ１ｄ同士を各プロセッサ要素１０ａ〜
１０ｄ内において異なる行に配置するようにしても良
い。
【００３８】
【発明の効果】本発明は上述したように、各プロセッサ
要素にそれぞれ設けられているｎ個のレジスタを、１番
目のレジスタ同士、２番目のレジスタ同士〜ｎ番目のレ
ジスタ同士のようにそれぞれ接続するとともに、上記各
プロセッサ要素にそれぞれ設けられている演算器を、１
番目のプロセッサ要素の演算器と１番目のレジスタ、２
番目のプロセッサ要素の演算器と２番目のレジスタ〜ｎ
番目のプロセッサ要素の演算器とｎ番目のレジスタのよ
うに、リードバスおよびライトバスを介してそれぞれ接
続するようにしてアレイプロセッサを構成したので、複
数個のプロセッサ要素を１つのプロセッサとして動作さ
せるようにすることができ、これにより、上記複数個の
プロセッサ要素の全てを１つの制御信号線で制御するこ
とができるようになる。このため、上記複数個のプロセ
ッサ要素のうちの何れか１つに制御信号線を配線すれば
済むので、制御信号線の配線面積を従来よりも大幅に低
減することができる。したがって、このようにして配線
面積を削減することができた部分を、プロセッサ要素の
機能を増強するための回路に当てたり、ＬＳＩ上のプロ
セッサ要素の数を増やすのに当てたりすることができ
る。
要素にそれぞれ設けられているｎ個のレジスタを、１番
目のレジスタ同士、２番目のレジスタ同士〜ｎ番目のレ
ジスタ同士のようにそれぞれ接続するとともに、上記各
プロセッサ要素にそれぞれ設けられている演算器を、１
番目のプロセッサ要素の演算器と１番目のレジスタ、２
番目のプロセッサ要素の演算器と２番目のレジスタ〜ｎ
番目のプロセッサ要素の演算器とｎ番目のレジスタのよ
うに、リードバスおよびライトバスを介してそれぞれ接
続するようにしてアレイプロセッサを構成したので、複
数個のプロセッサ要素を１つのプロセッサとして動作さ
せるようにすることができ、これにより、上記複数個の
プロセッサ要素の全てを１つの制御信号線で制御するこ
とができるようになる。このため、上記複数個のプロセ
ッサ要素のうちの何れか１つに制御信号線を配線すれば
済むので、制御信号線の配線面積を従来よりも大幅に低
減することができる。したがって、このようにして配線
面積を削減することができた部分を、プロセッサ要素の
機能を増強するための回路に当てたり、ＬＳＩ上のプロ
セッサ要素の数を増やすのに当てたりすることができ
る。
【００３９】また、本発明の他の特徴によれば、隣接す
るｎ個のプロセッサ要素で成るブロックを列方向あるい
は行方向に並べたものを一単位としてグループを構成
し、各グループごとに制御信号線を別個に配線するよう
にしたので、ｎ個のプロセッサ要素のうちの何れか１つ
にのみ制御信号線を配線して上記ｎ個のプロセッサ要素
の全てを制御するようにすることを、上記制御信号線の
始端から終端までの長さを長くすることなく実現するこ
とができ、プロセッサ要素の駆動回路において大きな駆
動能力が必要になったり、制御信号の伝搬遅延が増大し
たりするという不都合を生じることなく、制御信号線の
配線面積を従来よりも大幅に低減することができる。
るｎ個のプロセッサ要素で成るブロックを列方向あるい
は行方向に並べたものを一単位としてグループを構成
し、各グループごとに制御信号線を別個に配線するよう
にしたので、ｎ個のプロセッサ要素のうちの何れか１つ
にのみ制御信号線を配線して上記ｎ個のプロセッサ要素
の全てを制御するようにすることを、上記制御信号線の
始端から終端までの長さを長くすることなく実現するこ
とができ、プロセッサ要素の駆動回路において大きな駆
動能力が必要になったり、制御信号の伝搬遅延が増大し
たりするという不都合を生じることなく、制御信号線の
配線面積を従来よりも大幅に低減することができる。
【図１】本実施例のアレイプロセッサにおける機能ブロ
ックの構成を示す図である。
ックの構成を示す図である。
【図２】本実施例のアレイプロセッサにおける制御信号
線の配線例を示す図である。
線の配線例を示す図である。
【図３】従来のアレイプロセッサにおける制御信号線の
配線例を示す図である。
配線例を示す図である。
【図４】従来のアレイプロセッサにおける一部分の構成
を示す図である。
を示す図である。
１ａ〜１ｄ レジスタ ２ａ〜２ｄ 演算器 ３ａ〜３ｄ リードバス ４ａ〜４ｄ ライトバス ５ 制御信号線 １０ａ〜１０ｄ プロセッサ要素
Claims (5)
- 【請求項１】 １個の演算器とｎ個のレジスタとを有す
るプロセッサ要素がアレイ状に複数個配置されて成るア
レイプロセッサにおいて、 上記複数個のプロセッサ要素にそれぞれ設けられている
ｎ個のレジスタを、１番目のレジスタ同士、２番目のレ
ジスタ同士、３番目のレジスタ同士〜ｎ番目のレジスタ
同士のようにそれぞれ接続するとともに、 上記各プロセッサ要素にそれぞれ設けられている演算器
を、１番目のプロセッサ要素の演算器と１番目のレジス
タ、２番目のプロセッサ要素の演算器と２番目のレジス
タ、３番目のプロセッサ要素の演算器と３番目のレジス
タ〜ｎ番目のプロセッサ要素の演算器とｎ番目のレジス
タのように、リードバスおよびライトバスを介してそれ
ぞれ接続したことを特徴とするアレイプロセッサ。 - 【請求項２】 上記複数個のプロセッサ要素のうち、隣
接するｎ個のプロセッサ要素を１組にして１つのブロッ
クを構成したことを特徴とする請求項１に記載のアレイ
プロセッサ。 - 【請求項３】 行方向に隣接するｎ個のプロセッサ要素
を１組にして上記ブロックを構成したことを特徴とする
請求項２に記載のアレイプロセッサ。 - 【請求項４】 列方向に隣接するｎ個のプロセッサ要素
を１組にして上記ブロックを構成したことを特徴とする
請求項２に記載のアレイプロセッサ。 - 【請求項５】 上記複数個のプロセッサ要素がアレイ状
に配置されたアレイプロセッサを、上記ブロックを列方
向あるいは行方向に並べたものを一単位として複数のグ
ループに分割し、上記複数個のプロセッサ要素を制御す
る制御信号を送信するための制御信号線を、上記グルー
プごとに別個に配線するようにしたことを特徴とする請
求項２〜４の何れか１項に記載のアレイプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3910495A JPH08212169A (ja) | 1995-02-03 | 1995-02-03 | アレイプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3910495A JPH08212169A (ja) | 1995-02-03 | 1995-02-03 | アレイプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212169A true JPH08212169A (ja) | 1996-08-20 |
Family
ID=12543772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3910495A Withdrawn JPH08212169A (ja) | 1995-02-03 | 1995-02-03 | アレイプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08212169A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6748514B2 (en) | 2000-02-15 | 2004-06-08 | Ricoh Company, Ltd. | Parallel processor and image processing system for simultaneous processing of plural image data items without additional circuit delays and power increases |
| JP2007018536A (ja) * | 2006-09-29 | 2007-01-25 | Ricoh Co Ltd | 並列プロセッサ |
| JP2009175837A (ja) * | 2008-01-22 | 2009-08-06 | Ricoh Co Ltd | 画像処理装置 |
| US8024550B2 (en) | 2008-01-22 | 2011-09-20 | Ricoh Company, Ltd. | SIMD processor with each processing element receiving buffered control signal from clocked register positioned in the middle of the group |
-
1995
- 1995-02-03 JP JP3910495A patent/JPH08212169A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6748514B2 (en) | 2000-02-15 | 2004-06-08 | Ricoh Company, Ltd. | Parallel processor and image processing system for simultaneous processing of plural image data items without additional circuit delays and power increases |
| JP2007018536A (ja) * | 2006-09-29 | 2007-01-25 | Ricoh Co Ltd | 並列プロセッサ |
| JP4554582B2 (ja) * | 2006-09-29 | 2010-09-29 | 株式会社リコー | 並列プロセッサ |
| JP2009175837A (ja) * | 2008-01-22 | 2009-08-06 | Ricoh Co Ltd | 画像処理装置 |
| US8024550B2 (en) | 2008-01-22 | 2011-09-20 | Ricoh Company, Ltd. | SIMD processor with each processing element receiving buffered control signal from clocked register positioned in the middle of the group |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |