JPH04295953A - 要素プロセッサの２次元アレイを内蔵する並列データ処理装置および要素プロセッサのサブアレイユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型で経済的な並列デ
ータ処理装置に関し、特にアレイデータを高速かつ経済
的に処理する必要のある画像処理，パターン認識処理等
に有用な要素プロセッサの２次元アレイを内蔵する並列
データ処理装置および要素プロセッサのサブアレイユニ
ットに関するものである。

【０００２】

【従来の技術】最近、ＬＳＩ技術の著しい進歩により、
要素プロセッサ（以下、ＰＥ）のアレイからなるプロセ
ッサアレイ型の並列データ処理装置が比較的容易に実現
されるようになってきている。この種の並列データ処理
装置、特にプロセッサアレイが２次元以上のアレイ構造
を有する並列データ処理装置では、実装上の問題（主と
して端子数がネック）からＰＥ関の接続線数を極力少な
く抑える必要がある。このため、プロセッサアレイのＰ
Ｅ間は、一般に１ビット幅の転送路で結ぶことが多い。 この場合、外部とのデータ入出力は、転送効率を上げる
ために、従来は図１１に示すように、プロセッサアレイ
の周辺の一辺との間で行うようにしている。しかし、こ
の構成では、しばしば現れる１次元のアレイデータの入
出力を外部との間で直接効率良く行うことができない。 各ワ−ドの１ビット目をプロセッサアレイの１列目との
間で入出力するワ−ド単位の入出力方法を用いても、入
力したワ−ドデータが行方向に分散して格納される（こ
の形式をパラレル形式という）ことになり、行内の所定
のＰＥに集約する変換処理が余分に必要になるからであ
る。勿論、この変換処理は外部で行うこともできるが、
これでは変換のオーバーヘッドが外部に移動するだけで
本質的に入出力の効率を上げることにはならない。

【０００３】また、１ビット幅の転送系の転送性能が処
理上のネックになる場合があった。例えば、図１１に示
すように、行方向の転送路が左右端の段違い接続により
、２次元のプロセッサアレイ構成ながら１次元のプロセ
ッサアレイとしての動作（１次元の動作モード）が可能
な並列データ処理装置では、１次元の動作モードにおい
て、行方向に各ＰＥの保持データをＰＥ間で頻繁に転送
することがあり、この場合には行方向の転送性能がネッ
クとなり充分な性能が得られない。転送性能が低いのは
、転送路のビット幅が１ビットと狭いばかりか、従来、
データを隣接ＰＥへ転送する場合には図１２の従来のＰ
Ｅのブロック構成に示されるＰＥ内の専用の転送レジス
タ１１ａ，１２を経由して行うため、多くの場合、デー
タを一旦転送用レジスタに転送する必要が生じ、その分
、転送効率が低下することにもよる。

【０００４】一方、１次元の動作モードで２次元データ
を処理する場合には、しばしば高速な９０度回転が要求
される。この９０度回転は、直並列変換器（文献：特願
昭５７−１２１７５３号）をプロセッサアレイに組み込
んだり、シフタやアドレス修飾器を付加した特殊な構成
のメモリ（文献：Ｄａｖｉｄ　Ｃ．Ｖａｎ　ＶＯＯＲＨ
ＩＳ　ａｎｄ　Ｔｈｏｍａｓ　Ｈ．ＭＯＲＲＩＮ，“Ｍ
ｅｍｏｒｙ　Ｓｙｓｔｅｍｓ　ｆｏｒ　Ｉｍａｇｅ　Ｐ
ｒｏｃｅｓｓｉｎｇ”，ＩＥＥＥ　Ｔｒａｎｓ．Ｃｏｍ
ｐｕｔ．，Ｖｏｌ．Ｃ−２７，ｐｐ．１１３−１２５）
をプロセッサアレイに組み合わせることで高速に行うこ
とができる。

【０００５】

【発明が解決しようとする課題】しかしながら、データ
を効率良く高速で転送処理する場合、上記したいずれの
方法を用いてもハードウェアの規模が増大し、装置を小
型化・経済化できないという欠点があった。本発明の目
的は、これらの問題や欠点を解決する行列状のＰＥの２
次元アレイを内蔵した並列データ処理装置を提供するこ
とにある。

【０００６】

【課題を解決するための手段】上述の目的を達成するた
め、第１の発明は、列方向には１ビット幅の隣接ＰＥ間
転送路を，行方向には行の左端と右端との間で段違いに
接続するＷビット幅の隣接転送路を設けるようにしたも
のである。また、第２の発明は、第１の発明に加え、行
方向の転送性能をさらに向上させるために、複数の演算
用レジスタのいずれか１つを行方向のＰＥ間転送用レジ
スタとして利用可能としたものである。また、第３の発
明は、第１発明に加え、各ＰＥが列毎にバスを共有する
ようにしたものである。また、第４の発明は、第１発明
のプロセッサアレイの構成ユニットであるサブプロセッ
サアレイユニットが、列方向の転送系の入出力端子と行
方向の１次元の接続構成を有するデータ転送系の入出力
端子とを兼用するように構成したものである。

【０００７】

【作用】列方向に１ビット幅の転送路が、また、行方向
にＷビット幅の転送路が設けられた結果、行，列双方の
転送能力を均等にする従来の転送構成とは異なり、段違
い接続により１次元の接続構成を採る行方向の転送能力
のみビット幅を広げることで、１次元の動作モードで重
要な行方向の転送能力の向上を図るとともに、１次元の
アレイデータを直接プロセッサアレイ外との間で受け渡
しできる。また、行方向の転送系と列方向の転送系との
間でデータの受け渡しができ、専用のハードウェアの付
加無しで高速な９０度回転が可能となる。また、複数の
演算用レジスタのいずれか１つを行方向のＰＥ間転送用
レジスタとして利用できるので、演算用レジスタ内のデ
ータを隣接プロセッサに転送する場合（すなわち、プロ
セッサアレイ全体で、演算用レジスタ内のデータを１Ｐ
Ｅ分シフトする場合。以下、このような各ＰＥ内のレジ
スタに格納されているデータに対する転送をシフト転送
という）、従来は、一旦ＰＥ間転送用レジスタにデータ
を移動する必要があったのに対し、演算用レジスタ内の
データが直接隣接ＰＥの演算用レジスタに転送可能とな
る。また、各ＰＥが列毎にバスを共有するようにした結
果、このバスと行方向の１次元の接続構成を有するデー
タ転送系を結び、部分的な直並列変換器を構成すること
が可能となり、これによってローカルメモリ内の２次元
データをより高速に回転することが可能となる。また、
サブプロセッサアレイユニットにおいて列方向の転送系
の入出力端子と行方向の入出力端子とが兼用された結果
、それぞれの入出力端子を分離していた従来のサブプロ
セッサアレイユニットに比べ入出力端子数が削減できる
。

【０００８】

【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明の第１〜第３の実施例を示すブロッ
ク図である。これは、プロセッサアレイ部全体を単一の
命令で制御するＳＩＭＤ型の並列データ処理に本発明を
適用した場合の構成例であり、１は装置全体の制御を行
う制御部、２はスカラ演算を行うスカラ演算部、３は並
列演算を行うプロセッサアレイ部である。また、太線で
示す５はデータバス、太破線で示す６，７はそれぞれス
カラ演算部２用の制御信号とプロセッサアレイ部３用の
制御信号である。そして、これらの制御信号にはメモリ
のアドレス信号も含まれている。

【０００９】第１〜第３の実施例の違いは、プロセッサ
アレイ部３の構成のみにあるので、以下プロセッサアレ
イについてのみ説明する。第１実施例のプロセッサアレ
イ部の構成を図２に示す。同図において、１０はＰＥ、
８，９はデータバス５との間の双方向バッファである。 ＰＥ間の太実線はその間を結ぶ行方向のＷ（Ｗは２より
大きい正の整数）ビット幅の転送路、細実線は列方向の
１ビット幅の転送路である。なお、双方向バッファ８，
９は、データバスのビット幅ＷＤとプロセッサアレイの
辺のビット幅Ｎあるいは行方向の転送幅Ｗとの間でビッ
ト幅の違いに対して整合をとる働きもする。図３はＰＥ
の内部構成を示した図であり、１１はＷビット幅転送レ
ジスタ、１２は１ビット幅転送レジスタ、１３はＷビッ
ト幅ＡＬＵ、１４はレジスタファイル、１５〜１７はセ
レクタ、１８は１ビットＷビット変換器、１９はＷビッ
ト１ビット変換器、２０〜２３はスリーステートバッフ
ァである。また、この図で太実線と細実線は図２と同様
それぞれＷビットと１ビットの転送路を示している。な
お、これらの図では制御信号を省略している。

【００１０】以下、本実施例におけるプロセッサアレイ
部３内のＰＥ間のシフト転送、プロセッサアレイ部３と
データバス５との間のデータの入出力について説明する
。ＰＥ間のシフト転送は、セレクタ１５，１６を転送方
向に応じて、隣接ＰＥからの入力のいずれかを選択させ
、スリーステートバッファ２０〜２３を転送方向に合わ
せてアクティブにし、かつ転送レジスタ１１，１２をイ
ネーブルにすることで行う。例えば、列方向の上から下
へ向かうＰＥ間のシフト転送は、セレクタ１６を上側の
隣接ＰＥからに入力を選択するように設定し、スリース
テートバッファ２２をハイインピーダンスにしておくと
、プロセッサアレイの上辺からの出力は、そのまま下辺
へ入力されるので、各列の転送データは順にループする
形でシフト転送される。逆に、双方向バッファ８を生か
し、データバス５との接続を生かせば、データバス５と
の間でデータの入出力を行うことができる。但し、デー
タバス５からプロセッサアレイにデータを入出力する場
合には、上辺，下辺のＰＥは転送方向によらずスリース
テートバッファをハイインピーダンスにしておく必要が
ある。これは双方向バッファ８とのコンフリクトを避け
るためである。

【００１１】下から上に向かうシフト転送もセレクタ１
６を下側の隣接ＰＥからの入力を選択するように切り換
えるとともに、スリーステートバッファ２２，２３のア
クティブ、ハイインピーダンスを入れ換えることで全く
同様に行うことができる。また、行方向のシフト転送も
セレクタ１５，Ｗビット幅転送レジスタ１１，スリース
テートバッファ２０，２１を転送方向に合わせて適切に
制御すること同様に行うことができる。但しこの場合に
は、ビット幅がＷと大きい分だけ高速な転送が可能とな
る。また、左端，右端間の接続が段違いになっているの
でアレイ全体では１次元のループをなす形でデータがシ
フト転送される。従って、この接続構成を利用する１次
元の動作モードにおけるＰＥ間のシフト転送性能は１ビ
ットの場合のＷ倍に向上する。また、データバス５との
入出力もこの１次元の接続に沿って行えるようになるの
で、データバス５との間で１次元のアレイデータを変換
処理無しでスムーズに受け渡しすることが可能になる。

【００１２】また、転送系とデータバス５との接続構成
から明らかなように、データバス５を介することで行方
向のＷビット幅転送系と列方向の１ビット幅転送系の間
でデータの受け渡しが可能になる。これによって、１次
元の動作モードで扱う２次元データの高速な９０度回転
が可能となる。図４は、その９０度回転の動作を行う行
方向の転送系のビット幅Ｗと行を構成するＰＥ数Ｎが等
しく、かつ被回転ビットプレーンデータのサイズがｋＮ
×ｋＮの場合について説明した図である。１次元モード
での動作を前提としているので、プロセッサアレイを１
次元に展開して示している。列方向の１ビット幅の隣接
ＰＥ間転送路（細破線）は、１行分をまとめた太破線で
引き回している。また、データバス５との間の双方向バ
ッファは記述を省略している。動作は、はじめにローカ
ルメモリアレイ３０ａ内の被回転ビットプレーンデータ
を先頭からＷ（図４で被回転ビットプレーンデータの斜
線部）だけＷビット幅の行方向転送レジスタに読み出す
。次にこれを行方向の転送系を用いて右方向に１ＰＥ分
づつ繰り返しシフト転送する。これによって、データバ
ス５に順次読み出されるデータを今度は列方向の転送系
に入力する。上辺に位置するＰＥは、入力されたデータ
を自身のローカルメモリ（レジスタファイルでも可）に
順に格納する。回転ビットプレーンデータの斜線部は、
この結果を示している。行方向の転送系に保持されてい
る奥行Ｗの幅の２次元データをすべて上辺のＰＥのロー
カルメモリ（レジスタファイルでも可）へ転送したら、
今度はそのローカルメモリのデータを列方向の転送系を
用いて１行下の行のＰＥのローカルメモリにシフト転送
する。２行目以降のＰＥも自身のローカルメモリの格納
データを下のＰＥに同様にシフト転送する。以上の処理
を元の２次元データのＷ行目以降についても同様に繰り
返し行うことによって全体の９０度回転が実現される。 なお、この例では、列方向と行方向の転送系の間のデー
タの受け渡しをデータバス５を介して行っているが、デ
ータバス５を介さずに直接双方向バッファで接続するこ
とでも実現できる。

【００１３】回転時間Ｔは、（１）　ローカルメモリか
らＰＥに１クロックに１ビット分のデータを読み出せる
。 （２）　行方向の転送では１クロックでＷビット単位の
データを隣接ＰＥのＷビット幅転送レジスタに転送でき
る。 （３）　行方向シフト転送と同時にＰＥアレイの右端か
ら出力されるＷビット幅のデータを列方向の転送系を介
して最上行のＰＥのローカルメモリに書き込める。（４
）　ローカルメモリの保持データに対するシフト転送が
ローカルメモリから転送レジスタへの読みだし，転送レ
ジスタの保持データのＰＥ間シフト，転送レジスタ内保
持データのローカルメモリへの格納の３ステップ（３ク
ロック）で実行できる。以上のこれらの４条件が成り立
つとすると、９０度回転の所要時間（クロック数）Ｔは
、　　Ｔ＝（Ｗ＋ｋＮ＋３ｋＮ）×ｋＮ／Ｗ・・・・・
・・・・・・・（１）となる。ここで、（）内の第１項
はＷビット幅の転送レジスタへの読みだし時間、第２項
のｋＮはこの読み出したデータを右方向にシフトしなが
らローカルメモリに書き込むのに要する時間、第３項は
ローカルメモリのデータを列方向にシフトするのに要す
る時間である。なお、ｋＮ／Ｗはこの回転処理の繰り返
し回数である。そして、（１）　式は、ｋＮ＝Ａとする
と、Ｎ＝Ｗより、　　Ｔ＝Ａ（１＋４Ａ／Ｗ）・・・・
・・・・・・・・・・・・・・（２）となる。被回転デ
ータから回転データへ１画素づつマッピングすることで
回転をかける逐次的な方法のＣＡ２　（Ｃ＞１）の回転
時間に比べ、Ａが大きい場合はＣが４／Ｗまで低減され
る。

【００１４】次に、第２の実施例は、ＰＥを除くと第１
の実施例と基本的に同一の構成となっている。そこで、
ここでは構成の異なるＰＥのみを図５に示す。図３に示
すＰＥとの違いは、セレクタ１５の出力をセレクタ１７
へ入力していることと、Ｗビット幅転送レジスタ１１と
スリーステートバッファ２０との間にセレクタ２４を組
み込み、このセレクタ２４のもう一方の入力にレジスタ
ファイル１４の出力をつないでいることである。この構
成によって行方向についてはレジスタファイル１４の任
意の番地に格納されているデータを直接、隣接ＰＥのレ
ジスタファイルにシフト転送することが可能になる。例
えばレジスタファイルのＡ番地の格納データは、以下の
ようにして直接、隣接ＰＥのレジスタファイルのＡ番地
にシフト転送される。即ち、（１）　レジスタファイル
のＡ番地を読み出す。（２）　（１）　で読み出したデ
ータをセレクタ２４およびスリーステートバッファ２０
あるいは２１（転送方向によって決まる）を経由して隣
接ＰＥに出力する。（３）　隣接ＰＥから送られるＡ番
地のデータをセレクタ１５，１７を介してＡＬＵに入力
する。（４）　ＡＬＵの機能を左側から入力データがそ
のまま通過できるように選び、ＡＬＵの出力をレジスタ
ファイルのＡ番地へ書き込む。以上の動作では途中にレ
ジスタを一切経由しない。従って、途中の伝搬遅延だけ
で直接的にレジスタファイルのＡ番地のデータが隣接Ｐ
Ｅにシフト転送されることになる。この隣接ＰＥ間での
レジスタファイルからレジスタファイルへの直接のデー
タ転送によれば、ＰＥ内部での転送レジスタとレジスタ
ファイル間の転送が不要となるので、その分、転送効率
が向上する。

【００１５】次に、第３の実施例のプロセッサアレイ部
の構成を図６に示す。図３のプロセッサアレイ部との違
いは、各ＰＥがローカルメモリ（ＬＭ）を持つこと、列
毎に双方向バッファ３２を介してＰＥとつながるバス３
１を有すること、バス３１が双方向バッファ３３を介し
てデータバス５に接続されること等である。さらに、Ｐ
Ｅの内部構成についても、ローカルメモリ３０あるいは
バス３１と接続するために図７に示すような構成となる
。図３のＰＥとの構成の違いは、ローカルメモリ３０、
バス３１用の入出力端子を持っていることである。 ここで、ローカルメモリ，バスからの入力は、セレクタ
１７を経由して内部に取り込めるようにしている。また
、ローカルメモリ，バスに対する出力はＡＬＵからの出
力を出すようにしている。

【００１６】本実施例の特徴は、バス３１を設けている
点にあるが、このバス３１はプロセッサアレイ部内の行
単位のＰＥ間転送の他に、以下の２つの処理を可能にす
る点で有用である。その１つは、双方向バッファ３３を
介してデータバス５につながっていることから、各ＰＥ
あるいはそのローカルメモリが、双方向バッファ３２を
行単位にアクティブにすることでデータバス５との間で
データを受け渡しできることである。もう１つは、行方
向のデータ転送系とバス３１をデータバス５を介して接
続することで、１次元の動作モードで扱うビットプレー
ンデータの９０度回転を高速に実行できることである。 この９０度回転の手順を行方向転送系のビット幅Ｗと行
を構成するＰＥ数Ｎが等しく、かつ被回転ビットプレー
ンデータのサイズがＫＮ×ｋＮの場合について、図８を
用いて説明する。ここで、プロセッサアレイは、列方向
の転送系を省略して１次元に展開している。また、各Ｐ
Ｅは回転にかかわるＷビット幅の転送レジスタのみを図
示している。細破線で囲ったＮ個のＰＥは、２次元のプ
ロセッサアレイの１行分を示している。各ＰＥに接続さ
れるローカルメモリ３０のアレイは、全体をまとめてｋ
Ｎビット幅のメモリ（ローカルメモリアレイ）３０ａと
して図示している。また、バス３１は、Ｎビット分を束
ねて図示している。ローカルメモリアレイ３０ａの上側
は、被回転２次元ビットプレーンデータを、下側は回転
後の２次元ビットプレーンデータの格納先を示している
。

【００１７】９０度回転は以下の手順で行う。はじめに
、被回転２次元ビットプレーンデータの上からＷ行目ま
で（斜線部）をＰＥ内のＷビット幅転送レジスタ１１に
読み出す。次に、これを行方向の転送系を用いて右方法
にシフト転送する。プロセッサアレイの右端から出力さ
れるデータは、データバス５，バス３１を経由してロー
カルメモリアレイ３０ａに転送される。この時、バス３
１からローカルメモリアレイへのパスをアクティブにし
、図で右端に位置する行ブロックのＰＥに接続されるロ
ーカルメモリのみを書き込みイネーブルにすると、回転
後のビットプレーンの格納先の斜線部分に順に書き込ま
れてゆく。以上の回転処理を被回転ビットプレーンデー
タのＷ行目以降に対しても、書き込みイネーブルとする
ローカルメモリを右から左へずらしながら行うことで、
全体の９０度回転が実現される。

【００１８】以上の構成，動作から明らかなように、本
実施例は、Ｗビット幅転送レジスタのアレイとデータバ
ス５，バス３１により、部分的な直並列変換器を構成し
ているといえる。回転時間Ｔは、ローカルメモリからＰ
Ｅに１クロックで１ビット読みだし、行方向の転送では
１クロックでＷビット単位のデータを隣接ＰＥのＷビッ
ト幅転送レジスタに転送でき、かつ、これと同時にＰＥ
アレイの右端から出力されるＷビット幅のデータをロー
カルメモリへ書き込めるとすると、９０度回転の所要時
間は、 　　Ｔ＝（Ｗ＋ｋＮ）×ＫＮ／Ｗ・・・・・・・・・・
・・・・・・（３）となる。ここで（）内の第１項はＷ
ビット幅の転送レジスタへの読みだし時間、第２項のｋ
Ｎはこの読み出したデータを右方向へシフトしながらロ
ーカルメモリへ書き込むのに要する時間である。なお、
ｋＮ／Ｗはこの回転処理の繰り返し回転数である。（３
）　式は、ｋＮ＝Ａとすると、Ｎ＝Ｗより、 　　Ｔ＝Ａ（１＋Ａ／Ｗ）・・・・・・・・・・・・・
・・・・・・（４）となる。この（４）　式より、Ａ／
Ｗ＞＞１の条件で本発明の第１の回転方式に比べ４倍高
速になることがわかる。 フルサイズの直並列変換器の回転時間（Ｔ＝２Ａ）に比
べても、（１＋Ａ／Ｗ）／２倍と若干大きくなるだけで
ある。このように、本発明によれば、転送系を流用する
ことで部分的な直並列変換器が構成され、ハードウェア
規模を殆ど増加させることなく、高速の９０度回転が可
能となる。

【００１９】次に、第４の実施例は、これまでの発明の
プロセッサアレイブロックを構成するためのサブアレイ
ユニットである。Ｍ（Ｗより小さい）行のＰＥアレイを
内蔵する場合の実施例を図９に示す。ここで、４０はサ
ブアレイユニット、４１，４２は選択機能を有する入出
力回路である。このサブアレイユニット４０は、列方向
のＰＥ間転送用の入出力端子と行方向のＰＥ間の入出力
端子を兼用することを特徴としている。入出力回路４１
，４２は、列方向の転送を行う際には列方向側の経路を
選択し、行方向側の転送を行う際には行方向側の経路を
選択するように制御する。従って、この実施例では、列
方向と行方向の転送を同時に行うことはできないが、入
出力端子数は兼用する分だけ少なくなる。従って、本発
明により、ＬＳＩやボードの端子数の増加はなく、行方
向の転送性能および９０度回転性能の向上が可能となる
。なお、ここでは行方向の転送系のビット幅とプロセッ
サアレイの行サイズが一致する場合を示しているが、一
致しない場合には一部が列あるいは行方向の専用の入出
力端子となる。図１０にこのサブアレイユニットを組み
合わせてプロセッサアレイブロックを構成した例を示す
。入出力端子を兼用しているため、サブアレイユニット
間の転送路および双方向バッファ８ａも列・行両方向を
兼ねる構成となり、ハードウェア規模の削減に大きく寄
与する。

【００２０】

【発明の効果】以上説明したように、本発明は、行列状
の２次元の接続構成のプロセッサアレイを行方向の１次
元のプロセッサアレイとして動作させる場合、わずかな
ハードウェアの追加により、プロセッサアレイ部を構成
するＬＳＩやボードの端子数を増加させることなく、Ｐ
Ｅ間のシフト転送および２次元データの９０度回転等の
性能を大きく向上できる。従って、これらの処理の占め
る割合が大きい画像処理やパターン認識処理等を行う装
置に本発明を適用すれば、小型経済化と高速化が可能と
なり、この種の装置において極めて顕著な効果を奏する
。

【図面の簡単な説明】

【図１】本発明の一実施例を示す基本ブロック構成図で
ある。

【図２】本発明の第１実施例のプロセッサアレイ部の構
成図である。

【図３】本発明の第１実施例の要素プロセッサ（ＰＥ）
の構成図である。

【図４】本発明の第１実施例のプロセッサアレイ部によ
る９０度回転を説明する説明図である。

【図５】本発明の第２実施例の要素プロセッサの構成図
である。

【図６】本発明の第３実施例のプロセッサアレイ部の構
成図である。

【図７】本発明の第３実施例の要素プロセッサの構成図
である。

【図８】本発明の第３実施例のプロセッサアレイ部によ
る９０度回転を説明する説明図である。

【図９】本発明の第４実施例のサブアレイユニットの構
成図である。

【図１０】本発明の第４実施例のサブアレイユニットを
用いたプロセッサアレイ部の構成図である。

【図１１】従来のＳＩＭＤ型並列データ処理装置の２次
元プロセッサアレイの構成図である。

【図１２】従来のＳＩＭＤ型並列データ処理装置の要素
プロセッサの構成図である。

【符号の説明】

１　　　　制御部 ２　　　　スカラ演算部 ３　　　　プロセッサアレイ部 ５　　　　データバス ６，７　　制御信号 ８，８ａ，９，３２，３３　　双方向バッファ１０　　
　　要素プロセッサ（ＰＥ） １１，１１ａ，１２　　転送レジスタ １３，１３ａ　　ＡＬＵ １４，１４ａ　　レジスタファイル １５，１５ａ，１６，１７，１７ａ，２４　　セレクタ
１８　　　　１ビットＷビット変換器 １９　　　　Ｗビット１ビット変換器 ２０，２０ａ，２１，２１ａ，２２，２３，２５　　ス
リーステートバッファ ３０　　　　ローカルメモリ ３０ａ　　ローカルメモリアレイ ３１　　　　列単位バス ４０　　　　サブアレイユニット

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　要素プロセッサの行列状の２次元アレ
   イを内蔵する並列データ処理装置において、要素プロセ
   ッサの行列状の２次元アレイが列方向の隣接要素プロセ
   ッサ間で１ビット幅のデータ転送路を，行方向の隣接要
   素プロセッサ間でＷ（Ｗは２より大きい正の整数）ビッ
   ト幅のデータ転送路をそれぞれ有し，このＷビット幅の
   データ転送路は各行の左端および右端の要素プロセッサ
   間で１行づつ段違いになるように接続されており，かつ
   列方向の要素プロセッサとその隣接間の転送路で構成さ
   れる１ビット幅の列方向転送系と，行方向の要素プロセ
   ッサとその隣接間の転送路で構成されるＷビット幅の行
   方向転送系との間でデータを受け渡しする手段を有する
   ことを特徴とする要素プロセッサの２次元アレイを内蔵
   する並列データ処理装置。
2. 【請求項２】　　請求項１記載の要素プロセッサの２次
   元アレイを内蔵する並列データ処理装置において、各要
   素プロセッサがＷビット幅の転送データの経由するレジ
   スタとして，自身のＡＬＵに対するオペランド供給源で
   ある複数のレジスタのいずれかを利用可能な構造を有す
   ることを特徴とする要素プロセッサの２次元アレイを内
   蔵する並列データ処理装置。
3. 【請求項３】　　請求項１記載の要素プロセッサの２次
   元アレイを内蔵する並列データ処理装置において、各要
   素プロセッサが個別にローカルメモリを持ち，かつ各列
   毎の要素プロセッサ間で共有するバスを有することを特
   徴とする要素プロセッサの２次元アレイを内蔵する並列
   データ処理装置。
4. 【請求項４】　　請求項１記載の要素プロセッサの２次
   元アレイを内蔵する並列データ処理装置において、この
   並列データ処理装置の構成単位である要素プロセッサの
   サブアレイユニットにおける各列の端の要素プロセッサ
   の１ビット幅のデータをユニット外との間で入出力する
   ための入出力端子，およびサブアレイユニットの行の端
   の要素プロセッサのＷビット幅のデータをユニット外と
   の間で入出力するための入出力端子を共有するようにし
   たことを特徴とする要素プロセッサのサブアレイユニッ
   ト。