JP2906408B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JP2906408B2 JP2906408B2 JP63021671A JP2167188A JP2906408B2 JP 2906408 B2 JP2906408 B2 JP 2906408B2 JP 63021671 A JP63021671 A JP 63021671A JP 2167188 A JP2167188 A JP 2167188A JP 2906408 B2 JP2906408 B2 JP 2906408B2
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- Japan
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- signal
- signal lines
- weighting
- digital filter
- signal line
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力加算型のディジタルフィルタに関す
る。
る。
本発明はディジタルフィルタに関し、第１の信号線に
直交して第２の信号線を設け、この第２の信号線の両端
を中央から折り返された遅延手段の演算回路にそれぞれ
接続することにより、対称加重係数のフィルタを容易に
形成できるようにするものである。
直交して第２の信号線を設け、この第２の信号線の両端
を中央から折り返された遅延手段の演算回路にそれぞれ
接続することにより、対称加重係数のフィルタを容易に
形成できるようにするものである。
〔従来の技術〕 いわゆる遅延手段とワイアマトリクスを用いたディジ
タルフィルタが提案されている（特開昭52−155034号公
報等参照）。
タルフィルタが提案されている（特開昭52−155034号公
報等参照）。
いわゆる入力加算型のディジタルフィルタは第３図に
示すように構成される。図において（311）〜（312n）
はZ-1の遅延要素、（320）〜（322n）は加算または減算
を行う演算回路であって、これらの遅延要素及び演算回
路が交互に設けられて遅延手段が形成される。そして入
力端子（33）からの入力信号Dinが加重係数a0,a1,‥‥a
2nの加重回路（340）〜（342n）を通じてそれぞれ演算
回路に供給され、初段の演算回路の他方の入力に“0"が
供給されると共に、終段の演算回路からの出力信号Dout
が端子（35）に取出される。
示すように構成される。図において（311）〜（312n）
はZ-1の遅延要素、（320）〜（322n）は加算または減算
を行う演算回路であって、これらの遅延要素及び演算回
路が交互に設けられて遅延手段が形成される。そして入
力端子（33）からの入力信号Dinが加重係数a0,a1,‥‥a
2nの加重回路（340）〜（342n）を通じてそれぞれ演算
回路に供給され、初段の演算回路の他方の入力に“0"が
供給されると共に、終段の演算回路からの出力信号Dout
が端子（35）に取出される。
これによってこの装置において出力信号Doutとして、 Dout＝｛a0Z-2n＋a1Z-(2n-1)＋‥‥ ‥‥＋anZ-n＋‥‥a2n-1Z-1＋a2n｝Din のフィルタリングされた信号を得ることができる。
ところがこの装置において、この装置をいわゆるLSI
上に形成しようとすると、遅延要素及び演算回路の遅延
手段と加重回路とが平行に設けられるために、通常の設
計では装置が横長になり、特に次数の多いフィルタでは
横に細長く延長されて大きなチップエリアを必要として
しまう。このためこのような装置を含むLSIのコストが
高くなるなどの問題点があった。
上に形成しようとすると、遅延要素及び演算回路の遅延
手段と加重回路とが平行に設けられるために、通常の設
計では装置が横長になり、特に次数の多いフィルタでは
横に細長く延長されて大きなチップエリアを必要として
しまう。このためこのような装置を含むLSIのコストが
高くなるなどの問題点があった。
ところで上述のような遅延手段を用いるフィルタで
は、群遅延量を平坦にするために、加重係数が対称、 となるようにされている。またディジタルフィルタの場
合には、これらの加重係数がいわゆるビットシフトで形
成できるように、1/2,1/4,1/8‥‥となるように設計さ
れる。
は、群遅延量を平坦にするために、加重係数が対称、 となるようにされている。またディジタルフィルタの場
合には、これらの加重係数がいわゆるビットシフトで形
成できるように、1/2,1/4,1/8‥‥となるように設計さ
れる。
この出願はこれらの点に鑑みてなされたものである。
本発明は、入力信号がそれぞれ所定の加重係数の2nま
たは2n＋１個の加重手段で加重され、これらの加重され
た入力信号が単位遅延時間ごとに順次加算または減算さ
れると共に、上記加重係数が上記加重手段のｎ個目の次
またはｎ＋１個目に対して対称となるように構成された
ディジタルフィルタにおいて、上記入力信号のビット数
に対応するｍ本の第１の信号線（1a）〜（1h）が平行に
設けられ、これらの第１の信号線に直交してそれぞれｍ
本の第２の信号線（2a）〜（2h）がｎまたはｎ＋１組設
けられ、上記第２の信号線のそれぞれ両端及び上記加重
手段が2n＋１個の場合には上記ｎ＋１組目の上記第２の
信号線の一端に上記加算または減算の演算回路（40）〜
（42n）が任意に設けられると共に、これらの演算回路
が順次上記単位遅延時間の遅延要素（31）〜（32n）を
通じて接続されてなり、上記第１、第２の信号線の交点
をそれぞれ上記加重係数に応じて接続するようにしたデ
ィジタルフィルタである。
たは2n＋１個の加重手段で加重され、これらの加重され
た入力信号が単位遅延時間ごとに順次加算または減算さ
れると共に、上記加重係数が上記加重手段のｎ個目の次
またはｎ＋１個目に対して対称となるように構成された
ディジタルフィルタにおいて、上記入力信号のビット数
に対応するｍ本の第１の信号線（1a）〜（1h）が平行に
設けられ、これらの第１の信号線に直交してそれぞれｍ
本の第２の信号線（2a）〜（2h）がｎまたはｎ＋１組設
けられ、上記第２の信号線のそれぞれ両端及び上記加重
手段が2n＋１個の場合には上記ｎ＋１組目の上記第２の
信号線の一端に上記加算または減算の演算回路（40）〜
（42n）が任意に設けられると共に、これらの演算回路
が順次上記単位遅延時間の遅延要素（31）〜（32n）を
通じて接続されてなり、上記第１、第２の信号線の交点
をそれぞれ上記加重係数に応じて接続するようにしたデ
ィジタルフィルタである。
これによれば、簡単な構成でディジタルフィルタを形
成できると共に、LSI化した場合のチップサイズも小さ
くすることができる。
成できると共に、LSI化した場合のチップサイズも小さ
くすることができる。
第１図において、例えば８ビツトの入力信号Dinが８
本の第１の信号線（1a）〜（1h）にそれぞれ供給され
る。また“0"レベルの信号が信号線（10）に供給され
る。これらの信号線（1a）〜（1h）（10）が平行に設け
られると共に、これらの信号線（1a）〜（1h）（10）に
直交してそれぞれ８本ずつの第２の信号線（2a）〜（2
h）がｎ＋１組設けられる。
本の第１の信号線（1a）〜（1h）にそれぞれ供給され
る。また“0"レベルの信号が信号線（10）に供給され
る。これらの信号線（1a）〜（1h）（10）が平行に設け
られると共に、これらの信号線（1a）〜（1h）（10）に
直交してそれぞれ８本ずつの第２の信号線（2a）〜（2
h）がｎ＋１組設けられる。
さらに（31）〜（32n）はZ-1の遅延要素、（40）〜
（42n）は加算または減算を行う演算回路であって、こ
れらの遅延要素及び演算回路が交互に設けられて遅延手
段が形成される。さらにこの遅延手段が中央から折り返
されて信号線（1a）〜（1h）（10）の両側に配され、信
号線（2a）〜（2h）の両端がそれぞれ遅延手段に設けら
れた演算回路（40）〜（42n）に接続される。
（42n）は加算または減算を行う演算回路であって、こ
れらの遅延要素及び演算回路が交互に設けられて遅延手
段が形成される。さらにこの遅延手段が中央から折り返
されて信号線（1a）〜（1h）（10）の両側に配され、信
号線（2a）〜（2h）の両端がそれぞれ遅延手段に設けら
れた演算回路（40）〜（42n）に接続される。
そしてこの装置において、信号線（1a）〜（1h）
（10）と信号線（2a）〜（2h）との間を任意に接続する
ことにより、所望の加重係数の与えられた入力信号Din
を演算回路（40）〜（42n）に供給することができる。
すなわち図中右端の信号線（2a）〜（2h）の組では、そ
れぞれ対応する信号線（1a）〜（1h）との間が接続され
ることによって×１（a0＝１）の信号が演算回路（4n）
に供給される。これに対して左端の信号線（2a）〜（2
h）の組では、MSBの信号線（2a）が信号線（10）に接続
され、以後信号線（2b）〜（2h）が信号線（1a）〜（1
g）にシフトして接続されることによって、×0.5（a0＝
a2n＝0.5）の信号が演算回路（40）（42n）に供給され
る。同様にして左端から２番目の組では×0.25（a1＝a
2n-1＝0.25）の信号が演算回路（41）（42n-1）に供給
され、右端から２番目の組では×0.125（an-1＝an+1＝
0.125）の信号が演算回路（4n-1）（4n+1）に供給され
る。
（10）と信号線（2a）〜（2h）との間を任意に接続する
ことにより、所望の加重係数の与えられた入力信号Din
を演算回路（40）〜（42n）に供給することができる。
すなわち図中右端の信号線（2a）〜（2h）の組では、そ
れぞれ対応する信号線（1a）〜（1h）との間が接続され
ることによって×１（a0＝１）の信号が演算回路（4n）
に供給される。これに対して左端の信号線（2a）〜（2
h）の組では、MSBの信号線（2a）が信号線（10）に接続
され、以後信号線（2b）〜（2h）が信号線（1a）〜（1
g）にシフトして接続されることによって、×0.5（a0＝
a2n＝0.5）の信号が演算回路（40）（42n）に供給され
る。同様にして左端から２番目の組では×0.25（a1＝a
2n-1＝0.25）の信号が演算回路（41）（42n-1）に供給
され、右端から２番目の組では×0.125（an-1＝an+1＝
0.125）の信号が演算回路（4n-1）（4n+1）に供給され
る。
こうして上述の装置によれば、簡単な構成で所望の加
重係数の設けられたディジタルフィルタを形成すること
ができる。
重係数の設けられたディジタルフィルタを形成すること
ができる。
なお上述の装置において、第１の信号線と第２の信号
線との間の接続は、例えば第２図に示すように、LSIの
一層に設けられたアルミニュームまたはポリシリコンよ
る第１の信号線（１）と、二層に設けられたアルミニュ
ーム等による第２の信号線（２）との間にコンタクト部
材（６）を設けて、必要に応じてこれらの接続を行うこ
とができる。従ってこれらの接続の位置のみで所望の加
重係数を形成できるので、この装置をいわゆるスタンダ
ードセルとして用いることができる。
線との間の接続は、例えば第２図に示すように、LSIの
一層に設けられたアルミニュームまたはポリシリコンよ
る第１の信号線（１）と、二層に設けられたアルミニュ
ーム等による第２の信号線（２）との間にコンタクト部
材（６）を設けて、必要に応じてこれらの接続を行うこ
とができる。従ってこれらの接続の位置のみで所望の加
重係数を形成できるので、この装置をいわゆるスタンダ
ードセルとして用いることができる。
また上述の装置によれば、装置の長さを略半減でき、
装置の形状が正方形に近くなるので、LSI化した場合の
チップサイズを小さくすることができる。さらにこの場
合に第１の信号線の長さが短くされることにより、この
信号線の配線容量を略1/2にすることができ、これによ
って信号の速度に対して有利に構成することができる。
装置の形状が正方形に近くなるので、LSI化した場合の
チップサイズを小さくすることができる。さらにこの場
合に第１の信号線の長さが短くされることにより、この
信号線の配線容量を略1/2にすることができ、これによ
って信号の速度に対して有利に構成することができる。
また対称の２つの演算回路に対する信号を１つの第２
の信号線から得ているので、第２の信号線（加重回路）
の数も略半減させることができる なお上述の例は演算回路の数が奇数の場合を説明した
が、図面右端の第２の信号線（2a）〜（2h）の下側にも
演算回路及び遅延要素を設けることによって、偶数の場
合にも適用することができる。
の信号線から得ているので、第２の信号線（加重回路）
の数も略半減させることができる なお上述の例は演算回路の数が奇数の場合を説明した
が、図面右端の第２の信号線（2a）〜（2h）の下側にも
演算回路及び遅延要素を設けることによって、偶数の場
合にも適用することができる。
この発明によれば、簡単な構成でディジタルフィルタ
を形成できると共に、LSI化した場合のチップサイズも
小さくすることができるようになった。
を形成できると共に、LSI化した場合のチップサイズも
小さくすることができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の技術の説明のための図である。 （１）は第１の信号線、（２）は第２の信号線、（３）
は遅延要素、（４）は演算回路、（５）は出力端子であ
る。
めの図、第３図は従来の技術の説明のための図である。 （１）は第１の信号線、（２）は第２の信号線、（３）
は遅延要素、（４）は演算回路、（５）は出力端子であ
る。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 15/00 - 21/00
Claims (1)
- 【請求項１】入力信号がそれぞれ所定の加重係数の2nま
たは2n＋１個の加重手段で加重され、これらの加重され
た入力信号が単位遅延時間ごとに順次加算または減算さ
れると共に、上記加重係数が上記加重手段のｎ個目の次
またはｎ＋１個目に対して対称となるように構成された
ディジタルフィルタにおいて、 上記入力信号のビット数に対応するｍ本の第１の信号線
が平行に設けられ、 これらの第１の信号線に直交してそれぞれｍ本の第２の
信号線がｎまたはｎ＋１組設けられ、 上記第２の信号線のそれぞれ両端及び上記加重手段が2n
＋１個の場合には上記ｎ＋１組目の上記第２の信号線の
一端に上記加算または減算の演算回路が任意に設けられ
ると共に、 これらの演算回路が順次上記単位遅延時間の遅延要素を
通じて接続されてなり、 上記第１、第２の信号線の交点をそれぞれ上記加重係数
に応じて接続するようにしたディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021671A JP2906408B2 (ja) | 1988-02-01 | 1988-02-01 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021671A JP2906408B2 (ja) | 1988-02-01 | 1988-02-01 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196909A JPH01196909A (ja) | 1989-08-08 |
| JP2906408B2 true JP2906408B2 (ja) | 1999-06-21 |
Family
ID=12061509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021671A Expired - Fee Related JP2906408B2 (ja) | 1988-02-01 | 1988-02-01 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906408B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04185010A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | ディジタルフィルタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470126A (en) * | 1981-10-29 | 1984-09-04 | American Microsystems, Inc. | Programmable transversal filter |
-
1988
- 1988-02-01 JP JP63021671A patent/JP2906408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01196909A (ja) | 1989-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |