JPH10303304A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10303304A JPH10303304A JP10595897A JP10595897A JPH10303304A JP H10303304 A JPH10303304 A JP H10303304A JP 10595897 A JP10595897 A JP 10595897A JP 10595897 A JP10595897 A JP 10595897A JP H10303304 A JPH10303304 A JP H10303304A
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- Japan
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Abstract
延やクロストーク等が増大することのない半導体集積回
路を提供する。 【解決手段】 複数段階の階層構造からなる回路ブロッ
クを構成する半導体集積回路において、回路ブロックの
各階層に属する配線パターン101〜106の配線幅t
または間隙dの少なくとも一方を、これらの各階層の回
路ブロックごとに算出された平均配線長L,2L,4L
に応じて増大させる。
Description
構造からなる回路ブロックを構成する半導体集積回路に
関するものである。
ntegrated circuit)等の半導体集積回路として、複数段
階の階層構造からなる回路ブロックを有するものが知ら
れている。
よび配線パターンを機能単位に分割してブロック化し、
さらに各ブロックを機能単位に小さいブロックに分割す
るという作業を繰り返すことによって、階層化したもの
である。
集積回路の階層構造を説明するための概念図である。
上位の階層の回路ブロック401を有しており、さら
に、この回路ブロック401は中位の階層の回路ブロッ
ク411,412,413,414に分割されている。
そして、これらの回路ブロック411〜414のうち回
路ブロック413は、最下位の階層の回路ブロック42
1,422,423,424に分割されている。
された回路素子の接続端子は、それぞれ配線パターンで
接続される。
短に拘わらず、配線幅および間隙がすべて同じになるよ
うに形成されていた。
線パターンの配線長が長くなるほど、配線抵抗や配線浮
遊容量、配線間容量が大きくなってしまうために、信号
遅延量や直流電圧降下量、クロストーク等が増大してし
まうという欠点があった。
パターン501,502の配線長をL、配線幅をt、間
隙をdとし、このときの配線抵抗をR、配線浮遊容量を
Caとすると、遅延時定数はτL =RCaで与えられ、
直流電圧の降下量はΔVL =IR(Iは配線パターン5
01,502を流れる電流)で与えられる。また、この
ときの配線間容量をCbとすると、クロストークはT=
αCb(αは比例定数)で与えられる。
に、配線パターン503,504の配線長を同図(A)
の配線パターン501,502の2倍(2L)にし、配
線幅をt、間隙をdのままとすると、配線抵抗は2Rと
なり、配線浮遊容量は2Caとなるので、遅延時定数は
τ2L=4RCa、直流電圧の降下量はΔV2L=2IRと
なる。また、配線間容量は2Cbとなるので、クロスト
ークTも2倍となる。
パターン505,506の配線長を同図(A)の配線パ
ターン501,502の4倍(4L)にし、配線幅を
t、間隙をdのままとすると、配線抵抗は4R、配線浮
遊容量は4Caとなるので、遅延時定数はτ2L=16R
Caとなり、直流電圧の降下量はΔV2L=4IRとな
る。また、配線間容量は4Cbとなるので、クロストー
クTも4倍となる。
線長が長くなっても信号遅延やクロストーク等が増大す
ることのない半導体集積回路の登場が嘱望されていた。
階層構造からなる回路ブロックを構成する半導体集積回
路に関するものである。
線パターンの配線幅または間隙の少なくとも一方を、こ
れらの各階層の回路ブロックごとに算出された平均配線
長に応じて増大させたことを特徴としている。
とに算出された平均配線長に応じて配線パターンの配線
幅または間隙の少なくとも一方を大きくすることとした
ので、信号遅延や直流電圧の降下量、クロストーク等の
増大を抑制することができる。
の配線幅あるいは間隙の大きさを決定することとしたの
で、平均配線長の小さいブロックは配線パターンの配線
幅あるいは間隙も小さくなり、従って、配線効率の劣化
を抑制することができる。
としたので、設計段階における配線幅や間隙の決定を容
易にすることができる。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
態について、図1を用いて説明する。
図4に示した従来の半導体集積回路と同様、半導体集積
回路は最上位階層の回路ブロック401と、中位階層の
回路ブロック411〜414と、最下位階層の回路ブロ
ック421〜424に分割されている。
回路ブロックにおける平均配線長がL、中位階層の回路
ブロックにおける平均配線長が2L、最上位階層の回路
ブロックにおける平均配線長が4Lである場合を例に採
って説明する。
おける配線パターンの各階層における平均配線長と配線
幅および間隙との関係を説明するための概念図である。
に設けられた配線パターン101,102(平均配線長
L)を示している。
層の回路ブロック421〜424の配線幅をt、間隙を
dとした。このとき、この配線パターンの配線抵抗をR
(L)、配線浮遊容量をCa(L) とすると、遅延時定数は
τL =R(L) Ca(L) で与えられ、直流電圧の降下量は
ΔVL =IR(L) (Iは配線パターン101,102を
流れる電流)で与えられる。さらに、このときの配線間
容量をCb(L) とすると、クロストークはT=αCb
(L) (αは比例定数)で与えられる。
ック411〜414に設けられた配線パターン103,
104(平均配線長2L)を示している。
ターンの平均配線長が2L(すなわち最下位層の回路ブ
ロックの平均配線長の2倍)である場合には、配線幅を
2t(すなわち最下位層の場合の2倍)とし、且つ、間
隙を21/2 d(すなわち最下位層の場合の2の平方根
倍)とする。
配線抵抗の平均値をR(2L)=R(L)(すなわち最下位階
層の配線パターンの場合と同じ値)にすることができ
る。従って、直流電圧の降下量ΔV2Lを、 ΔV2L=IR(L) (=ΔVL )・・・(1) とすることができる。すなわち、図1(B)の場合の直
流電圧の降下量は、図1(A)の場合と同様となる。
は、配線パターンの配線長に比例し且つ間隙の二乗に反
比例する。すなわち、上述の図1(A)の場合には、配
線間容量Cb(L) は、 Cb(L) ∝L/d2 ・・・(2) となる。これに対して、図1(B)では、同図(A)と
比較して平均配線長が2倍であり且つ間隙が21/2 倍で
あるので、これにより、図1(B)の場合の配線間容量
Cb(2L)は、 Cb(2L)∝2L/(21/2 d)2 =L/d2 ・・・(3) となる。すなわち、Cb(2L)=Cb(L) とすることがで
きる。従って、図1(B)の場合のクロストークTは、
図1(A)の場合と同様となる。
配線幅がともに図1(A)の場合の2倍となることよ
り、配線浮遊容量はCa(2L)=4Ca(L) となる。従っ
て、図1(B)の場合の遅延時定数はτ2L=RCa(2L)
=4RCa(L) となる。すなわち、図1(B)の場合の
遅延時定数は、図1(A)の場合の4倍となる。
401に設けられた配線パターン105,106(平均
配線長4L)を示している。
ターンの平均配線長が4L(すなわち最下位層の回路ブ
ロックの平均配線長の4倍)である場合には、配線幅を
4t(すなわち最下位層の場合の4倍)とし、且つ、間
隙を2d(すなわち最下位層の場合の4の平方根倍)と
する。
配線抵抗の平均値をR(4L)=R(L)(すなわち最下位
階層の配線パターンの場合と同じ値)にすることができ
る。従って、直流電圧の降下量ΔV4Lを、 ΔV4L=IR(L) (=ΔVL )・・・(4) とすることができる。すなわち、図1(C)の場合の直
流電圧の降下量は、図1(A)の場合と同様となる。
して平均配線長が2倍であり且つ間隙が2(=41/2 )
倍であるので、これにより、図1(C)の場合の配線間
容量Cb(4L)は、 Cb(4L)∝4L/(2d)2 =L/d2 ・・・(5) となる。すなわち、Cb(4L)=Cb(L) とすることがで
きる。従って、図1(C)の場合のクロストークは、図
1(A)の場合と同様となる。
配線幅がともに図1(A)の場合の4倍となることよ
り、配線浮遊容量はCa(4L)=16Ca(L) となる。従
って、図1(C)の場合の遅延時定数はτ4L=RCa(4
L)=16RCa(L) となる。すなわち、図1(C)の場
合の遅延時定数は、図1(A)の場合の16倍となる。
階層の回路ブロックにおける平均配線長が異なる値とな
っても、クロストークおよび直流電圧の降下量を一定に
することができる。また、平均配線長の増加に伴う遅延
時定数の増加量は、従来と同一に抑えることができる。
の配線幅あるいは間隙の大きさを決定することとしたの
で、平均配線長の小さいブロックは配線パターンの配線
幅あるいは間隙も小さくなり、従って、配線効率の劣化
を抑制することができる。
としたので、設計段階における配線幅や間隙の決定を容
易にすることができる。
態について、図2を用いて説明する。
図4に示した従来の半導体集積回路と同様、半導体集積
回路は最上位階層の回路ブロック401と、中位階層の
回路ブロック411〜414と、最下位階層の回路ブロ
ック421〜424に分割されているものとし、さら
に、最下位階層の回路ブロックにおける平均配線長を
L、中位階層の回路ブロックにおける平均配線長を2
L、最上位階層の回路ブロックにおける平均配線長を4
Lとする。
おける配線パターンの各階層における平均配線長と配線
幅および間隙との関係を説明するための概念図である。
に設けられた配線パターン201,202(平均配線長
L)を示している。
も、上述の第1の実施の形態の場合と同様、最下位階層
の回路ブロック421〜424については、配線幅をt
L 、間隙をdとした。また、配線ピッチはp(すなわち
p=tL +d)とした。従って、遅延時定数はτL =R
(L) Ca(L) 、直流電圧の降下量はΔVL =IR(L) ク
ロストークはT=αCb(L) (αは比例定数)で与えら
れる。
11〜414に設けられた配線パターン203,204
(平均配線長2L)を示している。
ターンの平均配線長が2L(すなわち最下位層の回路ブ
ロックの平均配線長の2倍)である場合にも、配線ピッ
チをp(すなわち図2(A)の場合と同じ)とし、ま
た、間隙を21/2 d(すなわち最下位層の場合の2の平
方根倍)とした。従って、配線幅t2Lは、
ーン間の配線間容量は、配線パターンの配線長に比例し
且つ間隙の二乗に反比例する。すなわち、上述の図2
(A)の場合には、配線間容量Cb(L) は、 Cb(L) ∝L/d2 ・・・(7) となる。これに対して、図2(B)では、同図(A)と
比較して平均配線長が2倍であり且つ間隙が21/2 倍で
あるので、これにより、図2(B)の場合の配線間容量
Cb(2L)は、 Cb(2L)∝2L/(21/2 d)2 =L/d2 ・・・(8) となる。すなわち、Cb(2L)=Cb(L) とすることがで
きる。従って、図2(B)の場合のクロストークは、図
2(A)の場合と同様となる。
線抵抗R(2L)および配線浮遊容量Ca(2L)は、下式
(9)および(10)で与えられる。そして、これによ
り、図2(B)の場合の遅延時定数τ2Lは、下式(1
1)で与えられる。すなわち、図2(B)の場合の遅延
時定数は、図2(A)の場合の4倍となる。
401に設けられた配線パターン205,206(平均
配線長4L)を示している。
ターンの平均配線長が4L(すなわち最下位層の回路ブ
ロックの平均配線長の4倍)である場合には、配線ピッ
チをp(すなわち図2(A)の場合と同じ)とし、間隙
を2d(すなわち最下位層の場合の4の平方根倍)とす
る。従って、配線幅t4Lは、
して平均配線長が4倍であり且つ間隙が2倍であるの
で、これにより、図2(C)の場合の配線間容量Cb(4
L)は、 Cb(4L)∝4L/(2d)2 =L/d2 ・・・(13) となる。すなわち、Cb(4L)=Cb(L) とすることがで
きる。従って、図2(C)の場合のクロストークは、図
2(A)の場合と同様となる。
線抵抗R(4L)および配線浮遊容量Ca(4L)は、下式(1
4)および(15)で与えられる。そして、これによ
り、図2(C)の場合の遅延時定数τ4Lは、下式(1
6)で与えられる。すなわち、図2(C)の場合の遅延
時定数は、図2(A)の場合の16倍となる。
階層の回路ブロックにおける平均配線長が異なる値とな
っても、配線ピッチを増大させることなくクロストーク
を一定にすることができる。また、平均配線長の増加に
伴う遅延時定数の増加量は、従来と同一に抑えることが
できる。但し、配線抵抗は増大するので、回路素子の直
流入力抵抗が大きいMOS系の半導体集積回路に適して
いる。
の配線幅あるいは間隙の大きさを決定することとしたの
で配線効率の劣化を抑制することができる点、および、
配線長の算出を回路ブロック単位としたので設計段階に
おける配線幅や間隙の決定を容易にすることができる点
は、上述の第1の実施の形態の場合と同様である。
態について、図3を用いて説明する。
図4に示した従来の半導体集積回路と同様、半導体集積
回路は最上位階層の回路ブロック401と、中位階層の
回路ブロック411〜414と、最下位階層の回路ブロ
ック421〜424に分割されているものとし、さら
に、最下位階層の回路ブロックにおける平均配線長を
L、中位階層の回路ブロックにおける平均配線長を2
L、最上位階層の回路ブロックにおける平均配線長を4
Lとする。
長さに応じて変更せず、配線層数を増やすこととした点
が、上述の各実施の形態と異なる。
おける配線パターンの各階層における平均配線長と配線
幅および間隙との関係を説明するための概念図である。
に設けられた配線パターン301,302(平均配線長
L)を示している。
形態の場合と同様、最下位階層の回路ブロック421〜
424については、配線幅をt、間隙をdとした。ま
た、配線層数は一層とした。このとき、遅延時定数はτ
=R(L) Ca(L) 、直流電圧の降下量はΔVL =IR
(L) クロストークはT=αCb(L) (αは比例定数)で
与えられる。
ック411〜414に設けられた配線パターン303,
304(平均配線長2L)を示している。
ターンの平均配線長が2L(すなわち最下位層の回路ブ
ロックの平均配線長の2倍)である場合には、配線層数
を二層とし、且つ、配線パターンの間隙を2d(すなわ
ち最下位層の場合の2倍)とする。
り、配線抵抗の平均値をR(2L)=R(L) (すなわち最下
位階層の配線パターンの場合と同じ値)にすることがで
きる。従って、直流電圧の降下量ΔV2Lを、 ΔV2L=IR(L) (=ΔVL )・・・(17) とすることができる。すなわち、図3(B)の場合の直
流電圧の降下量は、図3(A)の場合と同様となる。
ン間の配線間容量は、配線パターンの配線長に比例し且
つ間隙の二乗に反比例する。すなわち、上述の図3
(A)の場合には、配線間容量Cb(L) は、 Cb(L) ∝L/d2 ・・・(18) となる。これに対して、図3(B)では、同図(A)と
比較して平均配線長が2倍であり、配線層数が2倍であ
り且つ間隙が2倍であるので、これにより、図3(B)
の場合の配線間容量Cb(2L)は、 Cb(2L)∝2×{2L/(2d)2 }=L/d2 ・・・(19) となる。すなわち、Cb(2L)=Cb(L) とすることがで
きる。従って、図3(B)の場合のクロストークは、図
3(A)の場合と同様となる。
(A)の場合の2倍となることより、配線浮遊容量はC
a(2L)=2Ca(L) となる。従って、図3(B)の場合
の遅延時定数はτ2L=RCa(2L)=2RCa(L) とな
る。すなわち、図3(B)の場合の遅延時定数は、図3
(A)の場合の2倍となる。
401に設けられた配線パターン305,306(平均
配線長4L)を示している。
ターンの平均配線長が4L(すなわち最下位層の回路ブ
ロックの平均配線長の4倍)である場合には、配線層数
を四層とし、且つ、間隙を4d(すなわち最下位層の場
合の4倍)とする。
り、配線抵抗の平均値をR(4L)=R(L) (すなわち最下
位階層の配線パターンの場合と同じ値)にすることがで
きる。従って、直流電圧の降下量ΔV4Lを、 ΔV4L=IR(L) (=ΔVL )・・・(20) とすることができる。すなわち、図3(C)の場合の直
流電圧の降下量は、図3(A)の場合と同様となる。
して平均配線長が4倍であり、配線層数が4倍であり且
つ間隙が4倍であるので、これにより、図3(C)の場
合の配線間容量Cb(4L)は、 Cb(4L)∝4×{4L/(4d)2 }=L/d2 ・・・(21) となる。すなわち、Cb(4L)=Cb(L) とすることがで
きる。従って、図3(C)の場合のクロストークは、図
3(A)の場合と同様となる。
配線層数がともに図3(A)の場合の4倍となることよ
り、配線浮遊容量はCa(4L)=4Ca(L) となる。従っ
て、図3(C)の場合の遅延時定数はτ4L=RCa(4L)
=4RCa(L) となる。すなわち、図3(C)の場合の
遅延時定数は、図3(A)の場合の4倍となる。
階層の回路ブロックにおける平均配線長が異なる値とな
っても、クロストークおよび直流電圧の降下量を一定に
することができる。また、平均配線長の増加に伴う遅延
時定数の増加量は、従来の場合や上述の各実施の形態の
場合よりも低減することができる。
の配線幅あるいは間隙の大きさを決定することとしたの
で配線効率の劣化を抑制することができる点、および、
配線長の算出を回路ブロック単位としたので設計段階に
おける配線幅や間隙の決定を容易にすることができる点
は、上述の各実施の形態の場合と同様である。
よれば、配線パターンの配線長が長くなっても信号遅延
やクロストーク等が増大することのない半導体集積回路
を提供することができる。
を概念的に示す平面図である。
を概念的に示す平面図である。
を概念的に示す平面図である。
面図である。
面図である。
線パターン 401 最上位階層の回路ブロック 411,412,413,414 中位階層の回路ブロ
ック 421,422,423,424 最下位階層の回路ブ
ロック
Claims (6)
- 【請求項1】 複数段階の階層構造からなる回路ブロッ
クを構成する半導体集積回路において、 前記回路ブロックの各階層に属する配線パターンの配線
幅または間隙の少なくとも一方を、これらの各階層の前
記回路ブロックごとに算出された平均配線長に応じて増
大させたことを特徴とする半導体集積回路。 - 【請求項2】 前記配線パターンの前記配線幅を前記回
路ブロックの各階層ごとに算出された前記平均配線長に
比例させて増大させたことを特徴とする請求項1に記載
の半導体集積回路。 - 【請求項3】 前記配線幅が、複数層にわたって形成さ
れた複数の配線パターンの配線幅の和であることを特徴
とする請求項2に記載の半導体集積回路。 - 【請求項4】 前記配線パターンの前記間隙を前記回路
ブロックの各階層ごとに算出された前記平均配線長の平
方根に比例させて増大させたことを特徴とする請求項1
〜3のいずれかに記載の半導体集積回路。 - 【請求項5】 前記配線パターンのピッチを一定にし、
且つ、前記間隙の増大量に応じて前記配線幅を減少させ
たことを特徴とする請求項4に記載の半導体集積回路。 - 【請求項6】 前記配線パターンの前記間隙を前記回路
ブロックの各階層ごとに算出された前記平均配線長に比
例させて増大させたことを特徴とする請求項1〜3のい
ずれかに記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10595897A JPH10303304A (ja) | 1997-04-23 | 1997-04-23 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10595897A JPH10303304A (ja) | 1997-04-23 | 1997-04-23 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10303304A true JPH10303304A (ja) | 1998-11-13 |
Family
ID=14421329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10595897A Pending JPH10303304A (ja) | 1997-04-23 | 1997-04-23 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10303304A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1316596C (zh) * | 2003-08-25 | 2007-05-16 | 松下电器产业株式会社 | 布线图形产生方法 |
US10529766B2 (en) | 2017-04-24 | 2020-01-07 | Canon Kabushiki Kaisha | Camera and solid-state image sensor that includes a wiring structure with an electrically conductive pattern having plural primary and auxiliary lines arranged on a semiconductor substrate |
-
1997
- 1997-04-23 JP JP10595897A patent/JPH10303304A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1316596C (zh) * | 2003-08-25 | 2007-05-16 | 松下电器产业株式会社 | 布线图形产生方法 |
US10529766B2 (en) | 2017-04-24 | 2020-01-07 | Canon Kabushiki Kaisha | Camera and solid-state image sensor that includes a wiring structure with an electrically conductive pattern having plural primary and auxiliary lines arranged on a semiconductor substrate |
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Date | Code | Title | Description |
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