JPH0153512B2 - - Google Patents
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- JPH0153512B2 JPH0153512B2 JP57180241A JP18024182A JPH0153512B2 JP H0153512 B2 JPH0153512 B2 JP H0153512B2 JP 57180241 A JP57180241 A JP 57180241A JP 18024182 A JP18024182 A JP 18024182A JP H0153512 B2 JPH0153512 B2 JP H0153512B2
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- JP
- Japan
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- region
- wiring
- capacitance
- tunnel
- dummy
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】
本発明は半導体装置、特に集積回路におけるク
ロス配線に関するものである。
ロス配線に関するものである。
最近バイポーラICに於いては、ワンチツプ上
にI2Lデバイスを用いたデジタル部とアナログ部
回路とを組み込んだアナログ・デジタル混在型の
ICが増加している。ICの規模の増大と伴にデバ
イス間を結ぶ配線数も膨大となつているが、I2L
部に於いては、このことは特に重要な問題となつ
ている。
にI2Lデバイスを用いたデジタル部とアナログ部
回路とを組み込んだアナログ・デジタル混在型の
ICが増加している。ICの規模の増大と伴にデバ
イス間を結ぶ配線数も膨大となつているが、I2L
部に於いては、このことは特に重要な問題となつ
ている。
通常、アナログ部分における配線交差箇所で
は、Ｎ型エピタキシヤル表面からNPNトランジ
スタのベースと同時拡散したP+領域を形成し、
この中にNPNトランジスタのエミツタN+を拡散
して抵抗の両端でP+層とN+層をシヨートしてこ
れらを一方の配線の一部として使うことが広く用
いられている。このとき、トンネル抵抗のP+領
域と外側のＮ型エピタキシヤル領域の間には、
0.1PF乃至0.3PF程度の寄生容量がつくが特に高周
波回路以外は問題とならない。
は、Ｎ型エピタキシヤル表面からNPNトランジ
スタのベースと同時拡散したP+領域を形成し、
この中にNPNトランジスタのエミツタN+を拡散
して抵抗の両端でP+層とN+層をシヨートしてこ
れらを一方の配線の一部として使うことが広く用
いられている。このとき、トンネル抵抗のP+領
域と外側のＮ型エピタキシヤル領域の間には、
0.1PF乃至0.3PF程度の寄生容量がつくが特に高周
波回路以外は問題とならない。
一方、I2L部でのクロス配線は、次のようにし
て対処している。すなわち、NPNトランジスタ
のベース拡散と同時拡散した領域であつて接地電
位に接続されたP+領域を設け、このP+領域中に
NPNトランジスタのエミツタと同時拡散したN+
領域を形成し、このN+領域の両端でコンタクト
部分を形成してアルミニウム配線を引き出すよう
にし、クロスする他の配線はN+領域上を絶縁膜
を介して通過するようにしている。以下、クロス
配線のために基体中に形成された領域部をトンネ
ル抵抗と呼ぶ。このとき、N+領域とP+領域間に
は数PFの寄生容量が存在し、I2Lに於いては配線
の迂回が困難であることもあつて、I2Lの至ると
ころに寄生容量が入つてくる。この結果として、
同期をとるべき信号ラインの一方にトンネル抵抗
が入ると、他方に比して信号の遅れが生じ、この
結果、誤動作の原因となる。
て対処している。すなわち、NPNトランジスタ
のベース拡散と同時拡散した領域であつて接地電
位に接続されたP+領域を設け、このP+領域中に
NPNトランジスタのエミツタと同時拡散したN+
領域を形成し、このN+領域の両端でコンタクト
部分を形成してアルミニウム配線を引き出すよう
にし、クロスする他の配線はN+領域上を絶縁膜
を介して通過するようにしている。以下、クロス
配線のために基体中に形成された領域部をトンネ
ル抵抗と呼ぶ。このとき、N+領域とP+領域間に
は数PFの寄生容量が存在し、I2Lに於いては配線
の迂回が困難であることもあつて、I2Lの至ると
ころに寄生容量が入つてくる。この結果として、
同期をとるべき信号ラインの一方にトンネル抵抗
が入ると、他方に比して信号の遅れが生じ、この
結果、誤動作の原因となる。
第１図に従来のトンネル抵抗の使用例を示す。
NANDゲート１Ａ−NANDゲート１Ｂ間の信号
ラインとNANDゲート２Ａ−NANDゲート２Ｂ
間の信号ラインとは伴に同期をとる必要がある
が、マスクレイアウトの都合上NANDゲート２
ＡとNANDゲート２Ｂとの間にトンネル抵抗
TNRが挿入されている。従つて、このままでは、
第２図に示すように、Ｐ点の波形（同図ａ）に対
してGNDとの間に数PFの寄生容量が入つている
Ｑ点の波形は同図ｂのようになり、信号の遅延の
原因となる。
NANDゲート１Ａ−NANDゲート１Ｂ間の信号
ラインとNANDゲート２Ａ−NANDゲート２Ｂ
間の信号ラインとは伴に同期をとる必要がある
が、マスクレイアウトの都合上NANDゲート２
ＡとNANDゲート２Ｂとの間にトンネル抵抗
TNRが挿入されている。従つて、このままでは、
第２図に示すように、Ｐ点の波形（同図ａ）に対
してGNDとの間に数PFの寄生容量が入つている
Ｑ点の波形は同図ｂのようになり、信号の遅延の
原因となる。
第３図は広く一般に行なわれているI2L部のレ
イアウト図である。第３図の左側には、フアンア
ウト数３でインジエクタ領域２０、ベース領域２
２およびコレクタ領域２４を有する２つのI2L部
５０が示してあり、右側に交差配線のためのトン
ネル抵抗１００が示してある。トンネル抵抗１０
０はＮ型エピタキシヤル層３の表面から拡散され
たP+領域６が絶縁領域４とつながつており、
GND（接地）電位に落ちている。P+領域６には、
I2L部１００のコレクタN+領域２４と同時拡散さ
れたトンネル抵抗のN+領域７が形成され、コレ
クタ領域２４と領域７の一端とはアルミニウム配
線２６−１で接続され、領域７の他端から配線２
６−２が取り出されている。領域７の上には、
I2L部１００の他のコレクタ領域に接続された二
つの配線２８，３０が交さしている。尚、５は
N+カラー領域である。
イアウト図である。第３図の左側には、フアンア
ウト数３でインジエクタ領域２０、ベース領域２
２およびコレクタ領域２４を有する２つのI2L部
５０が示してあり、右側に交差配線のためのトン
ネル抵抗１００が示してある。トンネル抵抗１０
０はＮ型エピタキシヤル層３の表面から拡散され
たP+領域６が絶縁領域４とつながつており、
GND（接地）電位に落ちている。P+領域６には、
I2L部１００のコレクタN+領域２４と同時拡散さ
れたトンネル抵抗のN+領域７が形成され、コレ
クタ領域２４と領域７の一端とはアルミニウム配
線２６−１で接続され、領域７の他端から配線２
６−２が取り出されている。領域７の上には、
I2L部１００の他のコレクタ領域に接続された二
つの配線２８，３０が交さしている。尚、５は
N+カラー領域である。
第４図は、第３図のＡ−A′線に沿つて切つた
模式的構造断面図であり、１はＰ型基板、２は
N+埋込み層であり、３は比抵抗１〜3Ω−cm、厚
さ７〜10μのＮ型エピタキシヤル層、４は絶縁P+
領域、５はN+カラーであつて埋込N+に達するよ
うに表面から深く拡散形成されている。６は
NPNトランジスタのベースと同時拡散あるいは
これより低い濃度のP+抵抗である。通常のI2Lに
於いては、領域６はNPNトランジスタのベース
と同時に拡散するが、高耐圧I2Lなどに於いては
I2Lのβupを改善する為に、アナログ部分のNPN
トランジスタのベースP+よりも低濃度のP+層を
I2Lのベースに使うので、容量値を小さくする為
にはこの低濃度P+領域を用いるのが良い。７は
NPNエミツタと同時拡散するN+トンネル抵抗領
域、８は酸化膜、２６−１，２６−２，２８，３
０は前述のAl配線である。第４図からもわかる
ように、トンネル抵抗を形成するP+層６および
N+層７とも高濃度であり、接合近辺での濃度は
1015〜1016に達する。又、I2L内を伝播する信号レ
ベルは0.7V以下なので、トンネル抵抗の寄生容
量は、数PFが一般的である。この寄生容量を減
少させるには、金属を多層配線化するなどが考え
られるが、この方法では工程数の増加によりコス
トアツプとなることは避けられない。
模式的構造断面図であり、１はＰ型基板、２は
N+埋込み層であり、３は比抵抗１〜3Ω−cm、厚
さ７〜10μのＮ型エピタキシヤル層、４は絶縁P+
領域、５はN+カラーであつて埋込N+に達するよ
うに表面から深く拡散形成されている。６は
NPNトランジスタのベースと同時拡散あるいは
これより低い濃度のP+抵抗である。通常のI2Lに
於いては、領域６はNPNトランジスタのベース
と同時に拡散するが、高耐圧I2Lなどに於いては
I2Lのβupを改善する為に、アナログ部分のNPN
トランジスタのベースP+よりも低濃度のP+層を
I2Lのベースに使うので、容量値を小さくする為
にはこの低濃度P+領域を用いるのが良い。７は
NPNエミツタと同時拡散するN+トンネル抵抗領
域、８は酸化膜、２６−１，２６−２，２８，３
０は前述のAl配線である。第４図からもわかる
ように、トンネル抵抗を形成するP+層６および
N+層７とも高濃度であり、接合近辺での濃度は
1015〜1016に達する。又、I2L内を伝播する信号レ
ベルは0.7V以下なので、トンネル抵抗の寄生容
量は、数PFが一般的である。この寄生容量を減
少させるには、金属を多層配線化するなどが考え
られるが、この方法では工程数の増加によりコス
トアツプとなることは避けられない。
本発明の目的は、I2L部のトンネル抵抗により
形成される寄生容量によつて同期をとるべき信号
ラインの一方が遅延を生じ誤動作する欠点を解消
した半導体装置を提供することである。
形成される寄生容量によつて同期をとるべき信号
ラインの一方が遅延を生じ誤動作する欠点を解消
した半導体装置を提供することである。
本発明による半導体装置は、同期をとるべき信
号ライン群の中の１つに交差配線のためのトンネ
ル抵抗による寄生容量が入つた場合、同期をとる
べき他の信号ラインにも同じPN接合を用いたダ
ミー容量を挿入することによつて、信号が同じ遅
延となるようにし、ひげの発生や誤動作を防止し
ようとするものである。
号ライン群の中の１つに交差配線のためのトンネ
ル抵抗による寄生容量が入つた場合、同期をとる
べき他の信号ラインにも同じPN接合を用いたダ
ミー容量を挿入することによつて、信号が同じ遅
延となるようにし、ひげの発生や誤動作を防止し
ようとするものである。
以下、図面を参照して本発明を詳細に説明す
る。第５図は、本発明をNANDゲートに適用し
た場合の等価回路図であり、NANDゲート２Ａ
の出力とNANDゲート２Ｂの入力間には第１図
のようにトンネル抵抗５２が挿入されている。
又、これと同期をとるべきNANDゲート１Ａの
出力とNANDゲート１Ｂの入力間には、トンネ
ル抵抗５２の容量および抵抗値と等しいダミー容
量５２が挿入されている。これによりＰ点、Ｑ点
の波形は第６図ａおよびｂのようになつて同じ遅
延を示すようになり、I2Lの論理動作に影響を与
えない。
る。第５図は、本発明をNANDゲートに適用し
た場合の等価回路図であり、NANDゲート２Ａ
の出力とNANDゲート２Ｂの入力間には第１図
のようにトンネル抵抗５２が挿入されている。
又、これと同期をとるべきNANDゲート１Ａの
出力とNANDゲート１Ｂの入力間には、トンネ
ル抵抗５２の容量および抵抗値と等しいダミー容
量５２が挿入されている。これによりＰ点、Ｑ点
の波形は第６図ａおよびｂのようになつて同じ遅
延を示すようになり、I2Lの論理動作に影響を与
えない。
第７図に、第５図に沿つて本発明を二信号ライ
ンに適用した場合のダミー容量の適切な使用例を
示す。配線７０と７２，７４とはパターンレイア
ウト上交差すべき配線であり、このため、Ｐ型領
域６にＮ型領域７−１を形成したトンネル抵抗５
１をつくり、配線７０を７０−１，７０−２に分
割してこれらをトンネル抵抗５１で結び、配線７
２，７４は領域７−１上を絶縁膜を介して通過し
ている。配線７６は、配線７０と同期をとる必要
がある配線線であり、この配線７６にダミー容量
をもたせるために、領域７−１と同じ幅および長
さの領域７−２が設けられ、配線７６は７６−
１，７６−２の二つに分割されて領域７−２で接
続されている。領域７−１と７−２とは同じ幅お
よび長さで、しかも近接配置されているので、領
域７−１，７−２の容量値及び抵抗値はほぼ等し
い。従つて、二つのライン７０，７６間の点Ｐ，
Ｑにおける遅延時間も第６図のようにほぼ一定と
なる。尚領域６が接地されていることは前述のと
おりである。
ンに適用した場合のダミー容量の適切な使用例を
示す。配線７０と７２，７４とはパターンレイア
ウト上交差すべき配線であり、このため、Ｐ型領
域６にＮ型領域７−１を形成したトンネル抵抗５
１をつくり、配線７０を７０−１，７０−２に分
割してこれらをトンネル抵抗５１で結び、配線７
２，７４は領域７−１上を絶縁膜を介して通過し
ている。配線７６は、配線７０と同期をとる必要
がある配線線であり、この配線７６にダミー容量
をもたせるために、領域７−１と同じ幅および長
さの領域７−２が設けられ、配線７６は７６−
１，７６−２の二つに分割されて領域７−２で接
続されている。領域７−１と７−２とは同じ幅お
よび長さで、しかも近接配置されているので、領
域７−１，７−２の容量値及び抵抗値はほぼ等し
い。従つて、二つのライン７０，７６間の点Ｐ，
Ｑにおける遅延時間も第６図のようにほぼ一定と
なる。尚領域６が接地されていることは前述のと
おりである。
第８図は、本発明の他の実施例を示す平面図で
ある。配線８０と配線８３乃至８７とは交差され
る必要があるから、配線８０には領域７−１によ
るトンネル抵抗が形成され、この領域７−１上に
絶縁膜を介して５つの配線８３乃至８７が通過し
ている。また、配線８０と配線８１，８２とはこ
れらに伝わる信号に同期をとる必要があるので、
配線８１，８２にはダミー容量を設ける必要があ
る。しかしながら、第８図では第７図のように配
線８１，８２の一部にダミー容量のための領域を
直列に設けるのではなく、配線８１，８２の一部
に導体８１−１，８２−２を介して領域７−２，
７−３を接続することにより、配線８１，８２と
接地間に容量を設けている。領域７−１は容量の
ほかに抵抗成分をもち、配線８１，８２について
は容量のみであるが、領域７−１の抵抗成分はた
かだか100Ωであるから、信号遅延にほとんど影
響ない。従つて、第８図のように、ダミー容量に
抵抗成分をもたなくても、同期をとるべき信号間
の遅延はほぼ同一になる。尚、領域７−１と領域
７−２，７−３との容量を同じにするため、同一
の幅で同一の長さにする。この場合、領域７−
１，７−２の形状を第８図のようにしないで例え
ば矩形にしてもよいと考えられるかもしれない
が、容量値は領域７−１，７−２，７−３の底面
および側面の面積の和できまるから、領域７−１
と７−２，７−３との間の幅をかえると、領域７
−１，７−２，７−３の拡散広がりにより生じる
各領域の底面および側面の面積の変化により容量
値のバラツキが大きくなり、このため、各領域の
幅は同じでかつ長さも等しくするのがよい。
ある。配線８０と配線８３乃至８７とは交差され
る必要があるから、配線８０には領域７−１によ
るトンネル抵抗が形成され、この領域７−１上に
絶縁膜を介して５つの配線８３乃至８７が通過し
ている。また、配線８０と配線８１，８２とはこ
れらに伝わる信号に同期をとる必要があるので、
配線８１，８２にはダミー容量を設ける必要があ
る。しかしながら、第８図では第７図のように配
線８１，８２の一部にダミー容量のための領域を
直列に設けるのではなく、配線８１，８２の一部
に導体８１−１，８２−２を介して領域７−２，
７−３を接続することにより、配線８１，８２と
接地間に容量を設けている。領域７−１は容量の
ほかに抵抗成分をもち、配線８１，８２について
は容量のみであるが、領域７−１の抵抗成分はた
かだか100Ωであるから、信号遅延にほとんど影
響ない。従つて、第８図のように、ダミー容量に
抵抗成分をもたなくても、同期をとるべき信号間
の遅延はほぼ同一になる。尚、領域７−１と領域
７−２，７−３との容量を同じにするため、同一
の幅で同一の長さにする。この場合、領域７−
１，７−２の形状を第８図のようにしないで例え
ば矩形にしてもよいと考えられるかもしれない
が、容量値は領域７−１，７−２，７−３の底面
および側面の面積の和できまるから、領域７−１
と７−２，７−３との間の幅をかえると、領域７
−１，７−２，７−３の拡散広がりにより生じる
各領域の底面および側面の面積の変化により容量
値のバラツキが大きくなり、このため、各領域の
幅は同じでかつ長さも等しくするのがよい。
第７図、第８図に於いて、ダミー容量は一つの
連続した領域で形成されているが、もちろん同じ
幅でいくつかのエレメントに分れていてエレメン
トが相互に接続されていても良いし、それらの分
割されたダミー容量のいくつかは配線の交さに利
用してもさしつかえない。この場合、容量値は、
合計としてはそれぞれのダミー容量自体相互に等
しくなければならない。上述のような設計を行う
ことによつて、マスクレイアウト上の自由度は大
幅にふえ、チツプサイズの縮少化を行うことが可
能となる。又、このときダミー容量、トンネル抵
抗は容量が相互に一致性を保つように、抵抗（容
量）の幅を一定とし、また同一方向で近接配置と
することが望ましい。
連続した領域で形成されているが、もちろん同じ
幅でいくつかのエレメントに分れていてエレメン
トが相互に接続されていても良いし、それらの分
割されたダミー容量のいくつかは配線の交さに利
用してもさしつかえない。この場合、容量値は、
合計としてはそれぞれのダミー容量自体相互に等
しくなければならない。上述のような設計を行う
ことによつて、マスクレイアウト上の自由度は大
幅にふえ、チツプサイズの縮少化を行うことが可
能となる。又、このときダミー容量、トンネル抵
抗は容量が相互に一致性を保つように、抵抗（容
量）の幅を一定とし、また同一方向で近接配置と
することが望ましい。
第９図に本発明のさらに他の実施例を示す。第
８図までは、トンネル抵抗として接地された一導
電型領域に形成されている反対導電型領域を用い
たが、第９図では、Ｎ型領域７が形成されている
Ｐ型領域６は接地されておらず、その代わりAl
配線９−１，９−２でＰおよびＮ型領域６，７は
接続されてこれをトンネル抵抗としている。従つ
て、ダミー容量もＰ型領域６とＮ型領域７とは接
続されている。この場合、バイアスされているの
で、NPNのベース拡散と同時に形成したP+領域
６とＮ型エピタキシヤル層３とで形成される容量
は0.1〜0.3PF程度であり、前述の容量値より１ケ
タ小さい。従つて、この場合には容量値のバラン
スを考慮する必要は殆んどない。つまり、形状が
多少ちがつていてもよい。第９図の左側は、トン
ネル抵抗、右側はダミー容量をそれぞれ示すが、
ダミー容量のN+領域６は特になくてもかまわな
い。また、第９図で示したダミー容量は、第８図
の考え方と同じで、配線９−３は配線９−１，９
−２と同期をとるべき配線に接続されている。
８図までは、トンネル抵抗として接地された一導
電型領域に形成されている反対導電型領域を用い
たが、第９図では、Ｎ型領域７が形成されている
Ｐ型領域６は接地されておらず、その代わりAl
配線９−１，９−２でＰおよびＮ型領域６，７は
接続されてこれをトンネル抵抗としている。従つ
て、ダミー容量もＰ型領域６とＮ型領域７とは接
続されている。この場合、バイアスされているの
で、NPNのベース拡散と同時に形成したP+領域
６とＮ型エピタキシヤル層３とで形成される容量
は0.1〜0.3PF程度であり、前述の容量値より１ケ
タ小さい。従つて、この場合には容量値のバラン
スを考慮する必要は殆んどない。つまり、形状が
多少ちがつていてもよい。第９図の左側は、トン
ネル抵抗、右側はダミー容量をそれぞれ示すが、
ダミー容量のN+領域６は特になくてもかまわな
い。また、第９図で示したダミー容量は、第８図
の考え方と同じで、配線９−３は配線９−１，９
−２と同期をとるべき配線に接続されている。
以上述べたように、本発明を適用したI2Lは、
何ら特殊な工程を付加することなくダミー容量を
注意深く設計上配置することによつて、I2L部の
論理に影響を与えないで配線交さすることが可能
であり、IC規模の増大すなわち、配線数の急速
な増大に伴なつて本発明は益々重要性を増すであ
ろう。
何ら特殊な工程を付加することなくダミー容量を
注意深く設計上配置することによつて、I2L部の
論理に影響を与えないで配線交さすることが可能
であり、IC規模の増大すなわち、配線数の急速
な増大に伴なつて本発明は益々重要性を増すであ
ろう。
尚、本発明はI2Lに適用した場合についてのみ
述べたが他の一般的なアナログ回路、MOSLSI
におけるクロス配線に適用しても同様な効果が得
られるのは自明である。
述べたが他の一般的なアナログ回路、MOSLSI
におけるクロス配線に適用しても同様な効果が得
られるのは自明である。
第１図は従来のI2Lに於いてトンネル抵抗が設
けられた等価回路図、第２図は第１図のＰ点、Ｑ
点に於ける電圧波形図、第３図は従来のI2Lに於
けるデジタル部とトンネル抵抗の配置を示す平面
図、第４図は第３図のＡ−A′で切断したときの
断面図、第５図は本発明によるトンネル抵抗、ダ
ミー容量が設けられた等価回路図、第６図は第５
図Ｐ点、Ｑ点に於ける電圧波形図、第７図、第８
図は本発明を適用したトンネル抵抗、ダミー容量
の望ましい配置例を示す平面図、第９図は本発明
の他の実施例を示す構造断面図である。 １……Ｐ型基板、２……N+埋込み層、３……
Ｎ型エピタキシヤル層、４……P+絶縁領域、５
……N+カラー領域、６……P+領域、７……N+領
域、８……酸化膜、９……Al配線、５１……ト
ンネル抵抗、５２……ダミー容量。
けられた等価回路図、第２図は第１図のＰ点、Ｑ
点に於ける電圧波形図、第３図は従来のI2Lに於
けるデジタル部とトンネル抵抗の配置を示す平面
図、第４図は第３図のＡ−A′で切断したときの
断面図、第５図は本発明によるトンネル抵抗、ダ
ミー容量が設けられた等価回路図、第６図は第５
図Ｐ点、Ｑ点に於ける電圧波形図、第７図、第８
図は本発明を適用したトンネル抵抗、ダミー容量
の望ましい配置例を示す平面図、第９図は本発明
の他の実施例を示す構造断面図である。 １……Ｐ型基板、２……N+埋込み層、３……
Ｎ型エピタキシヤル層、４……P+絶縁領域、５
……N+カラー領域、６……P+領域、７……N+領
域、８……酸化膜、９……Al配線、５１……ト
ンネル抵抗、５２……ダミー容量。
Claims (1)
- １ 信号伝達ライン中に交差配線のために半導体
基体内の一領域を経由するようにした配線を有す
る半導体装置において、該配線に伝わる信号と同
期した信号が伝わる他の配線にダミー容量が設け
られていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180241A JPS5969954A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180241A JPS5969954A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969954A JPS5969954A (ja) | 1984-04-20 |
| JPH0153512B2 true JPH0153512B2 (ja) | 1989-11-14 |
Family
ID=16079829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180241A Granted JPS5969954A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020213605A1 (ja) * | 2019-04-18 | 2020-10-22 | 株式会社こどもみらい | 個人別の概日リズムに基づく生活時刻の提示システム |
| WO2021005930A1 (ja) * | 2019-07-09 | 2021-01-14 | パナソニックＩｐマネジメント株式会社 | 仮眠推定システム、仮眠推定方法及びプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254633A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 回路の等容量配線方式 |
-
1982
- 1982-10-14 JP JP57180241A patent/JPS5969954A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020213605A1 (ja) * | 2019-04-18 | 2020-10-22 | 株式会社こどもみらい | 個人別の概日リズムに基づく生活時刻の提示システム |
| WO2021005930A1 (ja) * | 2019-07-09 | 2021-01-14 | パナソニックＩｐマネジメント株式会社 | 仮眠推定システム、仮眠推定方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5969954A (ja) | 1984-04-20 |
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