JPS60254633A - 回路の等容量配線方式 - Google Patents
回路の等容量配線方式Info
- Publication number
- JPS60254633A JPS60254633A JP59110170A JP11017084A JPS60254633A JP S60254633 A JPS60254633 A JP S60254633A JP 59110170 A JP59110170 A JP 59110170A JP 11017084 A JP11017084 A JP 11017084A JP S60254633 A JPS60254633 A JP S60254633A
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- JP
- Japan
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- wiring
- circuit
- capacitance
- circuits
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 11
- 239000010931 gold Substances 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は５回路の等容量配線方式に関する。
従来技術
論理回路におけるクロック信号は、ＬＳＩの入力端子に
供給され、分配ゲートを経由して、各７リツプフロツプ
（以後Ｆ／Ｆと呼ぶ）の入力端子に伝搬される。配置、
配線設計によ勺実現される各クロック系回路の配線パタ
ーンは同一形にならないため、ＬＳＩのクロック入力端
子から各Ｆ／Ｆ入力端子までの遅延時間には、差が生じ
てくるのが普通である。この遅延時間差は、クロックス
キュウと呼ばれ、クロック・サイクル時間が短かい高速
論理回路を実現するためには、できるだけ小さくおさえ
られねばならない。そのため、各クロック系回路の配線
容量は、できるだけ同一にする必要がある。
供給され、分配ゲートを経由して、各７リツプフロツプ
（以後Ｆ／Ｆと呼ぶ）の入力端子に伝搬される。配置、
配線設計によ勺実現される各クロック系回路の配線パタ
ーンは同一形にならないため、ＬＳＩのクロック入力端
子から各Ｆ／Ｆ入力端子までの遅延時間には、差が生じ
てくるのが普通である。この遅延時間差は、クロックス
キュウと呼ばれ、クロック・サイクル時間が短かい高速
論理回路を実現するためには、できるだけ小さくおさえ
られねばならない。そのため、各クロック系回路の配線
容量は、できるだけ同一にする必要がある。
第１図は、等容量配線が必要なりロック系回路の回路図
を示す。クロック信号は、クロック端子１ａに供給され
、分配ゲート１ｂにより各Ｆ／Ｆ１ｙ〜１ｊに各々の回
路ＩＣ〜１ｆを経由して伝搬される。ここで回路１０〜
１ｆに対して、遅延時間を同一にするために等容量配線
が要求される。
を示す。クロック信号は、クロック端子１ａに供給され
、分配ゲート１ｂにより各Ｆ／Ｆ１ｙ〜１ｊに各々の回
路ＩＣ〜１ｆを経由して伝搬される。ここで回路１０〜
１ｆに対して、遅延時間を同一にするために等容量配線
が要求される。
第２図は、第１図の回路を、従来の等容量配線方式で配
線したＬＳＩの平面図である。クロック端子２ａからの
信号は、分配ゲート２ｂを介して、Ｆ／Ｆ ２Ｐ〜２Ｊ
に伝搬される。その間の回路には、等容量配線が要求
されているので、その内で一番容量値の大きい回路２ｆ
に合せて、他の回路２０〜２ｅの長さが調整され、迂回
配線やつづら折り配線が生じている。このような配線は
、局所的配線混雑の増加を招くばかシでなく、自動配線
を一層困難にするという欠点がある。
線したＬＳＩの平面図である。クロック端子２ａからの
信号は、分配ゲート２ｂを介して、Ｆ／Ｆ ２Ｐ〜２Ｊ
に伝搬される。その間の回路には、等容量配線が要求
されているので、その内で一番容量値の大きい回路２ｆ
に合せて、他の回路２０〜２ｅの長さが調整され、迂回
配線やつづら折り配線が生じている。このような配線は
、局所的配線混雑の増加を招くばかシでなく、自動配線
を一層困難にするという欠点がある。
発明の目的
本発明の目的は、配線パターンの線巾の拡大、金配線の
付加によシ、接続回路の容量値を予め定めた値に調整し
、配線プログラムの複雑化の緩和、局所的配線の混雑を
解消できるようにした回路の等容量配線方式を提供する
ことにある。
付加によシ、接続回路の容量値を予め定めた値に調整し
、配線プログラムの複雑化の緩和、局所的配線の混雑を
解消できるようにした回路の等容量配線方式を提供する
ことにある。
発明の構成
本発明の配線方式は、信号を入力する入力手段と、この
信号を受ける回路手段と、前記入力手段容量を有する接
続手段の容量と他の接続手段の容量とを等しくするだめ
の手段を前記他の接続手段の１つに付加したことを特徴
とする。
信号を受ける回路手段と、前記入力手段容量を有する接
続手段の容量と他の接続手段の容量とを等しくするだめ
の手段を前記他の接続手段の１つに付加したことを特徴
とする。
発明の実施例
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第３図を参照すると、本発明の一実施例は、クロック端
子２ａ、分配ゲート２ｂ 、複数のＦ／Ｆ２５Ｌ＋２ｈ
、２ｉおよび２ｊ、これらＦ／Ｆ ２ｙ−ｚｊおよび２
ｆ’およびこれら回路のうち配線巾を拡大した回路２Ｃ
“、２ｄ″ｌおよび２ｅ“から構成されそいる。これら
配線巾を拡大した回路の配線巾は配線を等容量化するた
めに最長回路２ｆ′に容量を一致させるように決定され
る。すなわち、例えば、回路２ ｃ／に対しでは、回路
２ ｒ／と２ ｃ／との容量差に相当して線巾を回路２
ｃ“のように拡大することにより等容量配線を行なうこ
とができる。
子２ａ、分配ゲート２ｂ 、複数のＦ／Ｆ２５Ｌ＋２ｈ
、２ｉおよび２ｊ、これらＦ／Ｆ ２ｙ−ｚｊおよび２
ｆ’およびこれら回路のうち配線巾を拡大した回路２Ｃ
“、２ｄ″ｌおよび２ｅ“から構成されそいる。これら
配線巾を拡大した回路の配線巾は配線を等容量化するた
めに最長回路２ｆ′に容量を一致させるように決定され
る。すなわち、例えば、回路２ ｃ／に対しでは、回路
２ ｒ／と２ ｃ／との容量差に相当して線巾を回路２
ｃ“のように拡大することにより等容量配線を行なうこ
とができる。
第４図を参照すると、クロック端子２ａ、分配ゲート２
ｂ、複数のＰ／Ｆ ２Ｆ、２ｈ、２ｉおよび２ｊ。
ｂ、複数のＰ／Ｆ ２Ｆ、２ｈ、２ｉおよび２ｊ。
これらＦ／Ｆ ２Ｎ−２ｊおよび分配ゲート２ｂの間に
接続される回路２ｃ’ 、２ｄ’ 、２ｅ’および２ｆ
’およびこれら回路２ Ｃ／ −２ｆ／の一部に接続さ
れる金配線２ Ｃ＜ ＋ ２ Ｃ’ｌ Ｈ２ｄ？および
２ ｅＳ から構成されている。この金配線の長さは配
線を等容量化するために最長回路２ｆ’に容量を一致さ
せるように決定される。すなわち１例えば、回路２ ｃ
／に対しては、回路２ｆ’と２ Ｃ／との容量差に相当
して金配線２ ｃ＜および２ ｃＳを付与して等容量配
線を行う。同様にして、金配線２ｄ？および２ ｅＳの
ように付与し１回路２ ｄ／および２ ｅ／の等容量化
を行うことができる。
接続される回路２ｃ’ 、２ｄ’ 、２ｅ’および２ｆ
’およびこれら回路２ Ｃ／ −２ｆ／の一部に接続さ
れる金配線２ Ｃ＜ ＋ ２ Ｃ’ｌ Ｈ２ｄ？および
２ ｅＳ から構成されている。この金配線の長さは配
線を等容量化するために最長回路２ｆ’に容量を一致さ
せるように決定される。すなわち１例えば、回路２ ｃ
／に対しては、回路２ｆ’と２ Ｃ／との容量差に相当
して金配線２ ｃ＜および２ ｃＳを付与して等容量配
線を行う。同様にして、金配線２ｄ？および２ ｅＳの
ように付与し１回路２ ｄ／および２ ｅ／の等容量化
を行うことができる。
なお、線巾の拡大および金配線は、配線余裕のある任意
の箇所で行なうことが好適である。
の箇所で行なうことが好適である。
これら、配線巾の拡大および金配線の付加は配線処理が
終了した結果データの加工操作だけで実現でき、配線プ
ログラムは、従来形の配線法のままで良い。これにより
配線経路決定時点では、等容量化による局所的混雑度の
増加を招くことがなく配線率を下げないで済むことにな
る。
終了した結果データの加工操作だけで実現でき、配線プ
ログラムは、従来形の配線法のままで良い。これにより
配線経路決定時点では、等容量化による局所的混雑度の
増加を招くことがなく配線率を下げないで済むことにな
る。
以上、本発明は、その良好な実施例について説明された
が、それは単なる例示的なものであり、ここで説明され
た一実施例によってのみ本発明が限定されるものでは表
＜、種々の変形が可能である。
が、それは単なる例示的なものであり、ここで説明され
た一実施例によってのみ本発明が限定されるものでは表
＜、種々の変形が可能である。
例えば、線巾の拡大と金配線の付加がともに行われても
良い。また金配線として、スルーホールを用いても良し
、アートワーク・パターンを設置しても良い。
良い。また金配線として、スルーホールを用いても良し
、アートワーク・パターンを設置しても良い。
本発明には以上説明したように、配線パターンの線巾の
拡大、金配線の付加により接続回路の等容量配線化を行
うことができ、従莱方法に比し迂回配線等による配線領
域の局所的混雑を解消する ′ことができ、また配線プ
ログラムの複雑化を穏和できるという効果がある。
拡大、金配線の付加により接続回路の等容量配線化を行
うことができ、従莱方法に比し迂回配線等による配線領
域の局所的混雑を解消する ′ことができ、また配線プ
ログラムの複雑化を穏和できるという効果がある。
第１図は、等容量配線が必要なりロック系の回路図、第
２図は、従来配線力による回路を示す平面図、第３図は
１本発明の一実施例を示す図および第４図は、本発明の
他の実施例を示す図である。 １＆・・・・・クロック端子、１ｂ・・・・・・分配ゲ
ート、ＩＣ９１ｄ１１ｅ、１ｆ ・・・・・・回路、Ｉ
Ｐ、ｌｈ、ｌｉ、ｌｉ８．。 ・・・７リツプ・７０ツブ（Ｆ／Ｆ）、 ２ａ−−−−
−−クロツり端子、２ｂ・・・・・・分配ゲート、２Ｃ
，２ｄ、２ｅ、２ｆ。 ２Ｃ′、２ｄ′、２ｅ′、２ｆ′・・・・・・回路、２
ｆＩ、ｚｈ、２：。 ２ｊ ・・・・・・フリップ・フロップ（Ｆ’／Ｆ）、
２Ｃ“、２ｄ“。 ２ｅ“・・・・・・拡大した線巾、２ＣτＨ２ＣＳ ＋
２ ＣＢ 、 ２ ｅｓ・・・・・・金配線。 菓１図 某 ２ 図 第 ３ 聞 第 ４ 図
２図は、従来配線力による回路を示す平面図、第３図は
１本発明の一実施例を示す図および第４図は、本発明の
他の実施例を示す図である。 １＆・・・・・クロック端子、１ｂ・・・・・・分配ゲ
ート、ＩＣ９１ｄ１１ｅ、１ｆ ・・・・・・回路、Ｉ
Ｐ、ｌｈ、ｌｉ、ｌｉ８．。 ・・・７リツプ・７０ツブ（Ｆ／Ｆ）、 ２ａ−−−−
−−クロツり端子、２ｂ・・・・・・分配ゲート、２Ｃ
，２ｄ、２ｅ、２ｆ。 ２Ｃ′、２ｄ′、２ｅ′、２ｆ′・・・・・・回路、２
ｆＩ、ｚｈ、２：。 ２ｊ ・・・・・・フリップ・フロップ（Ｆ’／Ｆ）、
２Ｃ“、２ｄ“。 ２ｅ“・・・・・・拡大した線巾、２ＣτＨ２ＣＳ ＋
２ ＣＢ 、 ２ ｅｓ・・・・・・金配線。 菓１図 某 ２ 図 第 ３ 聞 第 ４ 図
Claims (1)
- 信号を入力する入力手段と、この信号を受ける回路手段
と、前記入力手段と前記回路手段とを接続する複数の接
続手段とを備えた回路にお、いて、複数の接続回路のう
ち最大容量を有する接続手段の容量と他の接続手段の容
量とを等しくするための手段を前記他の接続手段の１つ
に付加したことを特徴とする回路の等容量配線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110170A JPS60254633A (ja) | 1984-05-30 | 1984-05-30 | 回路の等容量配線方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110170A JPS60254633A (ja) | 1984-05-30 | 1984-05-30 | 回路の等容量配線方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254633A true JPS60254633A (ja) | 1985-12-16 |
Family
ID=14528820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110170A Pending JPS60254633A (ja) | 1984-05-30 | 1984-05-30 | 回路の等容量配線方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254633A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301544A (ja) * | 1987-05-30 | 1988-12-08 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH01149445A (ja) * | 1987-12-05 | 1989-06-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02187990A (ja) * | 1989-01-16 | 1990-07-24 | Hitachi Ltd | 半導体集積回路装置 |
| US5473195A (en) * | 1993-04-13 | 1995-12-05 | Nec Corporation | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617036A (en) * | 1979-07-20 | 1981-02-18 | Nec Corp | Semiconductor device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS5969954A (ja) * | 1982-10-14 | 1984-04-20 | Nec Corp | 半導体装置 |
-
1984
- 1984-05-30 JP JP59110170A patent/JPS60254633A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617036A (en) * | 1979-07-20 | 1981-02-18 | Nec Corp | Semiconductor device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS5969954A (ja) * | 1982-10-14 | 1984-04-20 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301544A (ja) * | 1987-05-30 | 1988-12-08 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH01149445A (ja) * | 1987-12-05 | 1989-06-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02187990A (ja) * | 1989-01-16 | 1990-07-24 | Hitachi Ltd | 半導体集積回路装置 |
| US5473195A (en) * | 1993-04-13 | 1995-12-05 | Nec Corporation | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
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