JPH10275862A - クロック・ツリー構造 - Google Patents

Abstract

(57)【要約】 【課題】従来の構成では、クロック発生回路からの配線
経路によって各クロック・バッファにかかる負荷抵抗及
び負荷容量が異なり、クロック・スキュー値が大きく異
なる場合があり、回路構成が大規模化されるのに伴い、
処理や動作の高速化に影響を与えている。 【解決手段】本発明は、バッファ１２，１３，１４及び
ラッチ１５と同じ負荷抵抗及び負荷容量を持った面積の
小さい論理セルを他の構成部位が形成されていない基板
上のスペースに形成してダミーラッチ及びダミーバッフ
ァとして代用し、それぞれ最終段のラッチ１５までの経
路毎に異なる負荷抵抗及び負荷容量が同じになるよう
に、ダミーバッファやダミーラッチを組み入れて、最終
段の全てのラッチ１５までの負荷抵抗及び負荷容量を均
一化させつつ、階層接続されるツリー構造を形成し、最
小遅延時間と最大遅延時間との差を無くし、クロック・
スキューの増大を防止するクロック・ツリー構造であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に形成さ
れた構成部位の動作のタイミングを制御するクロック信
号を供給するツリー構造に関する。

【０００２】

【従来の技術】一般に、図７に示すように、クロック・
バッファ（以下、バッファと称する）２やクロック・ラ
ッチ（以下、ラッチと称する）３等を含む種々の構成部
位を集積化して搭載する集積回路には、これらのバッフ
ァ２やラッチ３を動作させるタイミングの基準となる基
準信号（以下、クロック信号と称する）を発生するクロ
ック発生回路１（クロック・ジェネレータ）が備えられ
ている。

【０００３】このクロック発生回路１より発生したクロ
ック信号は、配線を通じて、各構成部位に供給され、こ
のクロック信号を基準にして所定のタイミングで動作し
ている。

【０００４】

【発明が解決しようとする課題】前述したクロック信号
で各構成部位の動作を制御する構造で、高速化を実現さ
せる際には、クロック・スキューが問題となる。

【０００５】このクロック・スキューは、図８に示すよ
うに、クロック発生回路１が発生させたクロック信号
が、１段目のバッファから最終段（末端）のラッチまで
の到達する時間の最小遅延と最大遅延の時間の差を指し
たものである。

【０００６】このクロック・スキューの値が大きくなる
と、クロックの有効時間が減少し、高速化の妨げとな
り、レーシングの問題も発生する。

【０００７】このような問題を解決する手法としては、
図９に示すようなクロック発生回路１を根（ルート）と
して、クロックが供給される各ラッチやバッファ等の構
成エレメントを葉（ルーフ）と見なし、１つのクロック
発生回路から枝別れするツリー状にクロック配線を行う
クロック・ツリー構造が知られている。

【０００８】しかし、図９に示すように回路上に配置さ
れるラッチに対して、クロック発生回路１から単にツリ
ー配線で接続した場合、パスＡとパスＢとに見られるよ
うに、全ての回路がクロック発生回路から等距離に配線
されているものではなく、それぞれの経路によって最終
段の各ラッチにぶら下がる負荷抵抗及び負荷容量が同等
ではなくなり、クロック・スキュー値が大きく異なる。
さらに回路構成が大規模化されるのに伴い、構成部位だ
けでなく、配線による遅延時間等も生じて、処理動作の
高速化に影響を与えることとなる。

【０００９】そこで本発明は、集積回路において、クロ
ック発生回路から最終段の各ラッチまでの負荷抵抗及び
負荷容量を均一化し、処理及び動作の高速化を実現する
ダミーバッファ及びダミーラッチを用いたクロック・ツ
リー構造を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するために、複数のバッファ及びラッチの動作タイミン
グを制御するためのクロック信号を供給するクロック発
生回路を備え、前記クロック発生回路に接続する前記バ
ッファ及びラッチを階層的なツリー構造に構成する集積
回路装置において、前記バッファ及びラッチのそれぞれ
と同じ負荷抵抗及び負荷容量のダミーバッファ及びダミ
ーラッチを備え、各階層毎に、次段までの配線を含み前
記ラッチの負荷抵抗及び負荷容量が同じになるようにダ
ミーバッファを組み込みつつ、予め定められた数で１組
とし、且つ最終段のラッチが負荷抵抗及び負荷容量が同
じになるように予め定められた数で１組として、前段の
各バッファに接続し、前記クロック発生回路から最終段
のラッチまでの経路の負荷抵抗及び負荷容量が、それぞ
れ最終段の前記ラッチに対して、同じであるクロック・
ツリー構造を提供する。

【００１１】以上のような構成のクロック・ツリー構造
は、バッファ及びラッチと同じ値の入力負荷抵抗及び負
荷容量を持った面積の小さい論理セルを他の構成部位の
ない基板上のスペースに形成し、ダミーバッファ及びダ
ミーラッチとして代用して、それぞれに最終段のラッチ
までの異なる負荷抵抗及び負荷容量を、ダミーバッファ
やダミーラッチを組み入れて、負荷抵抗及び負荷容量を
均一にすることにより、最小遅延時間と最大遅延時間と
の差を無くし、クロック・スキューの増大が防止され
る。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。

【００１３】図１には、本発明による第１の実施形態と
して、ダミーバッファ及びダミーラッチを用いた対称ク
ロック・ツリー構造例を示し、説明する。

【００１４】この対称クロック・ツリー構造は、４段の
階層構造にツリー接続された構造であり、１つのクロッ
ク発生回路１１と、第１段、第２段、第３段を構成する
複数のバッファからなるバッファ群１２，１３，１４
と、第４段（最終段）に配置される複数のラッチ群１５
とを備え、さらに、複数のダミーバッファ及びダミーラ
ッチが設けられている。

【００１５】本実施形態では、バッファ４つを１組
（群）とし、１つのバッファにそれぞれ１つのバッファ
群が順次接続し、階層的に構築されたツリー構造を例と
している。まず、クロック発生回路１１は、第１段目の
４つのバッファ１２に接続する。第１段目の各バッファ
１２は、それぞれ第２段目の１組のバッファ１３に接続
する。その際、集積回路において稼働するバッファが必
ずしも４つ１組になるように配置されているとは限ら
ず、３つ以下になる場合があり、ダミーバッファ１３
ａ，１３ｂ，１３ｃ，…を組み入れ、４つ１組になるよ
うにする。以下、次段の第３段目においても、バッファ
が不足した場合には、ダミーバッファ１４ａ，１４ｂ，
１４ｃ，…を組み入れる。

【００１６】さらに、最終段の第４段目では、同様にラ
ッチを４つ１組（群）として、それぞれのバッファに接
続させ、不足した場合には、ダミーラッチ１５ａ，…を
組み入れる。

【００１７】このように、クロック発生回路１１から最
終段のラッチまでの経路上のバッファの数により異なっ
てしまう負荷抵抗及び負荷容量に対して、その階層毎に
同じ負荷抵抗及び負荷容量のダミーバッファやダミーラ
ッチを組み入れて、同数として、負荷抵抗及び負荷容量
の均一化を図り、クロック・スキューが大きくなる問題
が解決される。これらの負荷抵抗及び負荷容量は、等価
遅延素子を意味し、ツリーの各枝に等価遅延素子が直列
に接続しているともいえる。

【００１８】尚、クロック発生回路から最終段のラッチ
までの負荷抵抗及び負荷容量の均一化を図ることが目的
であるため、各段ごとの負荷抵抗及び負荷容量が等しけ
ればよく、例えば、第１段目から第２段目までの負荷抵
抗及び負荷容量と第２段目から第３番目までの負荷抵抗
及び負荷容量は異なっていてもよく、その段における、
例えば、並列する第１段目から第２段目までの経路の負
荷抵抗及び負荷容量が全て等しければよい。

【００１９】本実施形態では、４つのバッファを１組と
して階層配置したが、勿論これに限定されるものでな
く、バッファの数は限定されず、また設計や動作に支障
がない範囲で階層数は任意でよい。

【００２０】本実施形態では、ダミーバッファ及びダミ
ーラッチを用いているため、回路素子の形成面積の増大
することが懸念されるが、実際に実施する場合には、バ
ッファ及びラッチと同じ値の入力負荷抵抗及び負荷容量
を持った面積の小さい論理セルを形成して、この論理セ
ルをダミーバッファ及びダミーラッチとして代用する。
これらの論理セルは、ＡＮＤ，ＯＲ等の論理セルを
繋ぎ合わせて構成され、レイアウト的に必然的に生じる
構成部位が配置されない半導体基板上のスペース内に形
成することにより、隙間を埋め込むことができ、且つ、
形成面積の増大を防止する。

【００２１】本実施形態により、クロック・スキュー値
に対しては、従来の１．０nsから０．３８５nsに改善さ
れ、約１／３に及ぶクロック・スキュー値の低減を実現
する。また、本実施例を用いたとしても、素子形成面積
の増大に関しては、ダミーバッファやダミーラッチをレ
イアウト上、構成部位が形成されていない領域に、バッ
ファやラッチと同じ容量を持つ論理セルを形成すること
により、従来のダミーバッファダミーラッチを形成して
いないレイアウトの基板上の面積と同じ面積で実施する
ことができる。

【００２２】次に第２の実施形態としてのクロック・ツ
リー構造例について説明する。

【００２３】まず、本実施形態を適用するにあたって、
実際のツリー構造階層にどの段でクロック・スキューが
生じているか調べると、図３（ａ）に示すような従来の
階層構造の場合には、図２に示すような各段からの出力
信号ａ0，ｂ0，…及び出力信号ａ'0，ｂ'0，…の波形特
性が得られる。この図２からわかるように、クロック・
スキューが生じる主たる原因としては、バッファの経路
即ち、図３（ａ）に示すパスＡ（ａ0，ｂ0，…の経路）
とパスＢ（ａ'0，ｂ'0，…の経路）との間に生じる遅延
時間の差は、第１段目で生じた遅延時間の差（最小遅延
時間と最大遅延時間との差）が後の第３段目、第４段目
に大きく影響を与えており、集積回路が大規模化された
場合には、さらに影響を与える。

【００２４】具体的には、第１段目から第３段目までの
遅延差により生じるクロック・スキュー値を例えば、
「１」すると、第１段目で生じるクロック・スキュー値
は、「０．４８」、また第２段目では「０．３６」、第
３段目では「０．１６」となっている。

【００２５】本実施形態は、図３（ｂ）に示すように、
バッファの第１段目と第２段目との間にショート配線２
１を形成し、短絡させる。尚、点線で囲んだ部分は、配
線の抵抗成分と容量成分を擬似的に示しているものであ
る。本実施形態では、配線は例えば、アルミニウム合金
からなり、配線幅２．５μｍで、配線長を５００〜５０
００μｍとしている。このショート配線を形成したこと
により、図２に示すように、両パスの遅延時間の差が縮
小される。

【００２６】図４には、本実施形態によるショート配線
２１を形成した構成において、各段からの出力信号の波
形を示す。図４に示すように、両パスにおける第１段目
及び第２段目の遅延時間の差は、ほとんどなくなり、第
３段目でも図２に示した従来に対して、約１／４以下と
なっている。

【００２７】また、本実施形態において、配線の長さに
よるクロック・スキュー値を図５に示す。この図５か
ら、例えば、配線長５００μｍにおいては、クロック・
スキュー値は従来に比べて、約１／５となり、さらに５
０００μｍにおいても約１／２の低減が実現されてい
る。

【００２８】第２の実施形態においては、各第１段目の
バッファの出力端を短絡接続させるショート配線を形成
するため、短い配線使用量でありながら、全体のクロッ
ク・スキュー値の低減が実現される。さらに、クロック
・スキュー値の低減を図るための部位によるチップ面積
の増大を少なく抑制することもできる。

【００２９】また、本実施形態は図６に示すように、出
力段となる最終段のラッチ群間を短絡しても良い。つま
り、最終段のラッチと前段のバッファとを接続するツリ
ー配線間を短絡させるショート配線を形成しても同等の
効果が得られる。また、この最終段に入力するツリー配
線に形成した短絡線と、第１段目の出力側のツリー配線
に形成したショート配線とを合わせて用いても良い。

【００３０】そして、スキュー値の大きい箇所と小さい
箇所のみを接続するショート配線を形成することによ
り、短い配線長により、同等の効果を得ることができ
る。

【００３１】以上説明したように、本実施形態によれ
ば、バッファ及びラッチと同じ値の入力負荷抵抗及び負
荷容量を持った面積の小さい論理セルを他の構成部位の
ない基板上のスペースに形成し、ダミーバッファ及びダ
ミーラッチとして代用して、それぞれ最終段のラッチま
での異なる負荷抵抗及び負荷容量を、ダミーバッファや
ダミーラッチを組み入れて、負荷抵抗及び負荷容量を均
一にすることにより、最小遅延時間と最大遅延時間との
差を無くし、クロック・スキューの増大を防止すること
ができる。

【００３２】

【発明の効果】以上詳述したように本発明によれば、集
積回路において、最終段に設けられたラッチまでの負荷
抵抗及び負荷容量を均一化して処理及び動作の高速化を
実現する、ダミーバッファ及びダミーラッチを組み入れ
たクロック・ツリー構造を提供することができる。

【図面の簡単な説明】

【図１】本発明による第１の実施形態として、ダミーバ
ッファ及びダミーラッチを用いた対称クロック・ツリー
構造例を示す図である。

【図２】従来の階層構造の各段からの出力信号の波形特
性を示す図である。

【図３】図３（ａ）は、従来のクロック・ツリー構造を
シュミレーション的に構成して示す図であり、図３
（ｂ）は、第２の実施形態のクロック・ツリー構造をシ
ュミレーション的に構成して示す図である。

【図４】第２の実施形態における階層構造の各段からの
出力信号の波形特性を示す図である。

【図５】第２の実施形態のツリー構造における配線の長
さによるクロック・スキューの低減の割合を示す図であ
る。

【図６】第２の実施形態の変形例を示す図である。

【図７】従来の集積回路におけるラッチやバッファ等を
含む構成部位の構成を示す図である。

【図８】クロック・スキューを説明するための図であ
る。

【図９】従来のクロック・ツリー構造の構成例を示す図
である。

【符号の説明】

１，１１…クロック発生回路 ２，１２，１３，１４…バッファ １３ａ〜１３ｃ、１４ａ〜１４ｃ…ダミーバッファ ３，１５…ラッチ １５ａ…ダミーラッチ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の構成部位の動作タイミングを制御
   するためのクロック信号を供給するクロック発生回路を
   備え、前記クロック発生回路を根として前記構成部位が
   階層的なツリー構造を成すように、順次、前段の１つの
   構成部位に複数の構成部位がツリー接続する集積回路装
   置において、 各階層毎に、前段の１つの構成部位にツリー配線で接続
   する複数の構成部位からなる構成部位群の負荷抵抗及び
   負荷容量が、その階層内の構成部位群間で同じになるよ
   うに、ダミーの構成部位を付加して、前記構成部位群の
   負荷抵抗及び負荷容量を均一化し、前記クロック発生回
   路からツリー配線を経て最終段の構成部位までの負荷抵
   抗及び負荷容量が、全ての最終段の構成部位に対して同
   じであることを特徴とするクロック・ツリー構造。
2. 【請求項２】 複数のバッファ及びラッチの動作タイミ
   ングを制御するためのクロック信号を供給するクロック
   発生回路を備え、前記クロック発生回路を根として前記
   バッファが階層的なツリー構造を成すように、順次、前
   段の１つのバッファに複数のバッファがツリー接続し、
   最終段にラッチが接続された集積回路装置において、 前記クロック発生回路を根にして階層的にツリー接続す
   る複数のバッファからなるバッファ群と、ツリー構造の
   最終段に設けられた複数のラッチからなるラッチ群とを
   備え、 前記バッファ及びラッチのそれぞれと同じ負荷抵抗及び
   負荷容量で形成されたダミーバッファ及びダミーラッチ
   を具備し、、 各階層内で前記バッファ群毎の負荷抵抗及び負荷容量が
   同じになるように、任意数のダミーバッファを組み込
   み、且つ最終段のラッチ群毎の負荷抵抗及び負荷容量が
   同じになるように任意数のダミーラッチを組み込み、前
   記クロック発生回路から最終段のそれぞれのラッチまで
   のツリー配線を含む負荷抵抗及び負荷容量が同じである
   ことを特徴とする請求項１記載のクロック・ツリー構
   造。
3. 【請求項３】 前記クロック・ツリー構造における前記
   ダミーバッファ及びダミーラッチが、論理素子の組み合
   わせで任意の負荷抵抗及び負荷容量に形成されているこ
   と特徴とする請求項２記載のクロック・ツリー構造。
4. 【請求項４】 前記クロック・ツリー構造における前記
   ダミーバッファ及びダミーラッチが、集積回路素子の構
   成部位が形成されていない半導体基板上のスペースに形
   成されることを特徴とする請求項２記載のクロック・ツ
   リー構造。
5. 【請求項５】 前記ダミーバッファ及びダミーラッチが
   論理素子の組み合わせからなることを特徴とする請求項
   ４記載のクロック・ツリー構造。
6. 【請求項６】 前記クロック・ツリー構造で第１段目の
   構成部位と第２段目の構成部位とを接続するツリー配線
   において、該ツリー配線間を導通させるように接続する
   短絡線を形成し、 前記第１段目のバッファの負荷抵抗及び負荷容量を均一
   化することを特徴とする請求項１記載のクロック・ツリ
   ー構造。
7. 【請求項７】 複数の構成部位の動作タイミングを制御
   するためのクロック信号を供給するクロック発生回路を
   備え、前記クロック発生回路を根として前記構成部位が
   階層的なツリー構造を成すように、順次、前段の１つの
   構成部位に複数の構成部位がツリー接続する集積回路装
   置において、 各階層毎に、前段の１つの構成部位にツリー配線で接続
   する複数の構成部位からなる構成部位群の負荷抵抗及び
   負荷容量が、その階層内の構成部位群間で同じになるよ
   うに、ダミーの構成部位を付加して、前記構成部位群の
   負荷抵抗及び負荷容量を均一化し、前記クロック発生回
   路からツリー配線を経て、それぞれの最終段の構成部位
   に至るまでの前記クロック信号の遅延時間の差を小さく
   抑えることを特徴とするクロック・ツリー構造。