JP3660194B2 - 集積回路設計方法および集積回路設計装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、上位階層と下位階層の階層構造を有する集積回路を階層設計する集積回路設計方法および集積回路設計装置に関する。
【0002】
【従来の技術】
集積回路設計において、従来技術の階層設計は上位階層設計後に、上位階層設計結果を考慮した下位階層設計を行うか、または、下位階層設計後に、下位階層設計結果を考慮して上位階層設計を行ない、更にその後、上下階層結果を合成して回路全体の検証をする階層設計方法および階層設計装置が用いられている。
【0003】
上記従来技術の階層設計方法について図7を用いて説明する。図7は従来技術の階層設計方法を示した図である。
【0004】
始めに、回路仕様101に基づいて、ステップ102および103では、上位階層設計(または下位階層設計)を行う。次にステップ103では、前記ステップ102の上位階層設計結果(または下位階層設計結果)を考慮して下位階層設計(または上位階層設計)を行う。次にステップ104では、前記ステップ102および103の階層設計結果を合成し、回路全体の設計結果を得る。次にステップ105では、前記ステップ104の回路全体の設計結果の検証を行い、問題がある場合は前記ステップ102又は103へ戻り、再度、上位階層、下位階層又は両階層の階層設計を行い、問題がない場合は設計終了106とする。
【0005】
【発明が解決しようとする課題】
従来技術の階層設計では、上下階層設計結果がそれぞれの設計結果に影響するため、上下階層設計結果を合成しないと、回路全体の問題が検出できない。しかも、問題が発生した場合、この問題を修正するために上位階層設計および下位階層設計の再設計が必要になり、設計期間を長くしている。更に、近年は回路の微細化設計、大規模化及び高性能化が進み、前記問題の発生が顕著になって、ますます設計期間を増大させている。
【0006】
図8および図9は、従来技術の階層設計方法で設計した結果で、これらの図を用いて上記従来技術の問題点を説明する。
【0007】
図8(a)は回路仕様であり、信号レジスタ素子201と202間、203と204間、205と206間および、207と208間のタイミング制約はそれぞれ10[ns]である。
【0008】
図8(b)は前記回路仕様に基づいて従来技術の階層設計で設計した結果であり、上記したステップ105の回路全体の検証において、各階層設計結果でタイミング違反は発生していないが、上下階層設計結果がそれぞれの設計結果に影響するため、信号レジスタ素子201と202間、203と204間、205と206間及び207と208間で、それぞれタイミング違反が発生している。
【0009】
信号レジスタ素子201と202間のタイミングは、上位階層設計結果の信号レジスタ素子201と階層境界端子220間のタイミングが4[ns]で、下位階層設計結果の階層境界端子220間と信号レジスタ素子202間のタイミングが8[ns]のため、上下階層設計結果を合わせてタイミングが12[ns]になり、2[ns]タイミング違反が発生している。
【0010】
信号レジスタ素子203と204間のタイミングは、上位階層設計結果の階層境界端子221から信号レジスタ素子204間の配線が長いため、信号バッファ素子210の遅延が下位階層設計結果より大きくなり、タイミングが13[ns]になって、3[ns]タイミング違反が発生している。
【0011】
信号レジスタ素子205と206間のタイミングは、下位階層設計結果の階層境界端子222から信号レジスタ素子206間の配線が長いため、信号バッファ素子211の遅延が上位階層設計結果より大きくなり、タイミングが12[ns]になって、2[ns]タイミング違反が発生している。
【0012】
信号レジスタ素子207と208間のタイミングは、下位階層設計結果の信号レジスタ素子207と階層境界端子223間のタイミングが4[ns]で、上位階層設計結果の階層境界端子223間と信号レジスタ素子208間のタイミングが9[ns]のため、上下階層設計結果を合わせたタイミングが13[ns]になり、3[ns]タイミング違反が発生している。これらタイミング違反により、上位階層設計および下位階層設計を再度行う必要があり、設計期間が増大している。
【0013】
図9は、従来技術の階層設計方法で階層設計した他の結果であり、プロセスアンテナ制約の違反が発生している。プロセスアンテナ制約とは、刊行書の『半導体プロセスにおけるチャージング・ダメージ』(発行所:株式会社リアライズ社、平成8年2月29日発行)で述べているように、製造工程のエッチング工程において、ゲート酸化膜(素子の入力端子)に直接接続する配線のアンテナ効果による電荷のゲート酸化膜への蓄積により、前記配線のアンテナサイズによってゲート酸化膜を破壊する現象が発生する前記アンテナサイズの制限値を表した制約である。
【0014】
図9の回路設計のプロセスアンテナ制約は素子の入力端子に直接接続する配線の長さが最大40[μm]である。図9は、上記したステップ105の検証において、各階層設計結果でプロセスアンテナ違反は発生していないが、上下階層設計結果がそれぞれの設計結果に影響するため、信号バッファ素子302の入力端子でプロセスアンテナ違反が発生している。信号バッフアー素子302の入力端子に直接接続する配線の長さは、下位階層設計結果では配線(配線層M1)313の配線長さが30[μm]のため、プロセスアンテナ違反は発生していないが、上下階層設計結果の合成後では上位階層設計結果の配線(配線層M1)312の配線長20[μm]も接続するため、直接接続する配線の長さが50[μm]になり、プロセスアンテナ違反が10[μm]発生している。このため、上位階層設計および下位階層設計を再度行う必要が生じ、設計期間が増大している。
【0015】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、上下階層設計結果を合成しても回路全体の設計結果で新たな問題が発生しないようにして、上位階層設計および下位階層設計を再度行う必要を無くすことができ、設計期間を短縮化できる集積回路設計方法及び集積回路設計装置を提供することである。
【0016】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【0017】
本発明の他の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【0018】
本発明の他の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【0019】
本発明の他の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の集積回路設計方法の一実施形態を示したフローチャートである。
【0024】
まず、本発明の階層設計方法について説明する。始めに、回路仕様401に基づいて、ステップ402では、必要に応じて上下階層間の信号レジスタ素子間の階層境界信号に信号レジスタ素子が接続している場合は、図2(a)に示すような信号バッファ機能を有する階層分離素子を挿入し、前記階層境界信号に信号レジスタ素子が接続していない場合は、図2(b)に示すような信号レジスタ機能を有する階層分離素子を挿入する。また、信号レジスタ素子と階層分離素子間にタイミング制約を割付ける。
【0025】
次にステップ403およびステップ404の処理を行う。ステップ403では、ステップ402の階層分離素子挿入後の上位階層について階層設計を行う。ステップ404では、ステップ402の階層分離素子挿入後の下位階層について階層設計を行う。ステップ403およびステップ404の階層設計内の論理設計最適化において、階層分離素子の遅延も考慮して論理設計最適化を行う。ステップ403または404の階層設計内の物理設計において、階層分離素子を上位階層と下位階層の境界位置にレイアウトする。
【0026】
次にステップ405では、前記ステップ403および404の階層設計結果を合成して回路全体の設計結果を得て、406で設計終了する。
【0027】
図2は上記した階層設計方法で用いる階層分離素子を示した図である。図2(a)に示した階層分離素子501は、信号のバッファ機能を有している。階層分離素子501は、上下階層設計間のタイミング制約を分離するために、入力波形の傾きに依存しないように入力端子55に内部信号バッファ51を接続し、その後段に出力端子56側の外部容量に依存しないように駆動力が大きい(サイズが大きい)出力段バッファ52を設けて、階層分離素子501の遅延が固定になるように設計している。
【0028】
尚、階層分離素子501の入力端子55に接続する内部信号バッファは複数段として、入力波形の傾きに依存しないようすることができる。
【0029】
また、上下階層設計間のプロセスアンテナ制約を分離するために、階層分離素子501の入力端子55にダイオード素子53を付加している。一般にプロセスアンテナ違反が発生している配線にダイオード素子53を付加することにより、ゲート酸化膜への電荷蓄積を防ぐことができ、プロセスアンテナ違反が発生しなくなる。
【0030】
図2(b)に示した階層分離素子502は、信号のレジスタ機能を有している。階層分離素子502は、階層分離素子501と同様に、入力端子55に内部信号バッファ51を接続し、このバッファ51の後段にレジスタ54が設けられ、更にこのレジスタ53の保持値を出力するための駆動力が大きい出力段バッファ52を設けて、この出力段バッファ52の出力側が出力端子56に接続されている。階層分離素子502の遅延は固定になるように設計されている。また、階層分離素子501と同様に、入力端子55にダイオード素子53を付加して設計している。
【0031】
尚、階層分離素子502の入力端子55に接続する内部信号バッファは複数段として、入力波形の傾きに依存しないようすることができる。
【0032】
次に本例の階層設計方法の具体例(実施例1)について図3のタイミング制約と階層設計結果を参照して説明する。図3は、図8の従来技術で階層設計した場合と同様の回路仕様であり、図3(a)は本発明の集積回路設計方法で階層分離素子を挿入した後のタイミング制約を示しており、図3(b)は本発明の集積回路設計方法で階層設計した結果である。
【0033】
図3(a)は、図8(a)で示した回路仕様と同様の回路仕様を有する信号レジスタ素子201と202間および207と208間の上下階層10、20間の下位階層20側に、信号レジスタ機能を有する階層分離素子601および604を挿入し、また、前記回路仕様の信号レジスタ素子203と204間および205と206間の上下階層10、20間の下位階層20側に信号バッファ機能を有する階層分離素子602および603を挿入した結果である。
【0034】
上記回路構成に際して、信号レジスタ素子201と階層分離素子601間にタイミング制約10[ns]を割付け、階層分離素子601と信号レジスタ素子202間にタイミング制約10[ns]を割付け、信号レジスタ素子203と階層分離素子602間にタイミング制約10[ns]を割付け、信号レジスタ素子205と階層分離素子603間にタイミング制約8[ns]を割付け、階層分離素子603と信号レジスタ素子206間にタイミング制約2[ns]を割付け、信号レジスタ素子207と階層分離素子604間にタイミング制約10[ns]を割付け、階層分離素子604と信号レジスタ素子208間にタイミング制約10[ns]を割付けている。
【0035】
ここで、レジスタから次のレジスタまでのタイミング制約は10[ns]であるため、上記のように例えば信号レジスタ素子201と階層分離素子601間にタイミング制約10[ns]を割付け、レジスタ機能を有する階層分離素子601と信号レジスタ素子202間にタイミング制約10[ns]を割付けてある。また、信号レジスタ素子205と階層分離素子603間にタイミング制約8[ns]を割付け、階層分離素子603と信号レジスタ素子206間にタイミング制約2[ns]を割付けてあるのは、信号レジスタ素子205の次のレジスタ206までの間のタイミング制約を10[ns]とするためである。
【0036】
また、階層分離素子602は、その出力段にサイズの大きなバッファ52を持っているため、この出力側に接続される配線や回路の容量の影響(信号遅延等)を排除することができ、信号レジスタ素子203と階層分離素子602間にタイミング制約を10[ns]とすることができる。
【0037】
図3(b)は、階層分離素子601、602、603および604の遅延を考慮して論理設計最適化を行い、階層分離素子601、602、603および604を下位階層設計の物理設計で上下階層設計境界位置にレイアウトした結果である。信号レジスタ素子201と階層分離素子601間のタイミングが4[ns]になり、階層分離素子601と信号レジスタ素子202間のタイミングが9[ns]になり、信号レジスタ素子203と階層分離素子602間のタイミングが10[ns]になり、信号レジスタ素子205と階層分離素子603間のタイミングが8[ns]になり、階層分離素子603と信号レジスタ素子206間のタイミングが2[ns]になり、信号レジスタ素子207と階層分離素子604間のタイミングが5[ns]になり、階層分離素子604と信号レジスタ素子208間のタイミングが9[ns]になるため、各階層設計においてタイミング制約を満足する結果が得られる。
【0038】
本実施形態によれば、階層分離素子601、602、603、604によって上下階層設計結果を分離してそれぞれの設計結果が互いに影響しないため、上下階層設計結果を合成した回路全体の結果でもタイミング制約を満足させることができる。これにより、上位階層設計および下位階層設計をそれぞれ独立に設計でき、上位階層設計および下位階層設計を再度行う必要を無くすことができ、階層設計を短時間且つ効率的に行うことことができる。
【0039】
図4は本発明の集積回路設計方法の他の具体例(実施例2)を示した説明図である。
【0040】
本例の回路仕様は図9の従来技術で階層設計した際の回路仕様およびプロセスアンテナ制約と同じであるが、本例では、上位、下位階層設計間のプロセスアンテナ制約を分離するために、上位階層10と下位階層20の境界に階層分離素子720を挿入して階層設計した結果を示してある。
【0041】
階層分離素子720により上下階層設計結果がそれぞれの設計結果に互いに影響しないため、上下階層設計結果を合成した回路全体の結果でも、信号バッファ素子302の入力端子に直接接続する配線(配線層M1)713の配線長が30[μm]となって、プロセスアンテナ違反は発生していない。また、階層分離素子720の入力端子に直接接続する配線(配線層M1)712の配線長が50[μm]となって、プロセスアンテナ制約の最大配線長を超えているが、階層分離素子720の入力端子にダイオード素子が付加されているため(図2参照)、プロセスアンテナ違反は発生していない。
【0042】
本実施形態によれば、階層分離素子720のダイオードによりプロセスアンテナ制約の最大配線長を越えていても、電荷が前記ダイオードを通して接地されてしまうため、プロセスアンテナ違反の発生を防止することができる。また、階層分離素子720により上位、下位階層設計結果がそれぞれの設計結果に影響しないため、上位階層設計および下位階層設計をそれぞれ独立に行うことができ、上位階層設計および下位階層設計を再度行う必要を無くすことができ、階層設計を短時間且つ、効率的に行うことができる。
【0043】
図5は本発明の集積回路設計方法の他の具体例(実施例3)を示した説明図である。
【0044】
図5(a)に示すように、上位階層設計と下位階層設計を合成すると、バッファ801とバッファ802を接続する配線81と、バッファ803とバッファ804を接続する配線82とが接近しているため、配線81と配線82の信号が干渉して、信号配線同士のクロストークが発生する。
【0045】
しかし、図5(b)に示すように、上位階層10と下位階層20の境界にバッファ機能を有する階層分離素子805、806を挿入することにより、信号配線同士の接近区間を上位階層設計と下位階層設計で分離できると共に、階層分離素子805、806の大きな信号駆動力によって、クロストークの発生を防止することができる。即ち、階層分離素子805、806は上位階層設計と下位階層設計の物理制約である信号配線同士のクロストーク制約を分離する機能を果たしている。
【0046】
図6は本発明の集積回路設計方法の他の具体例(実施例4)を示した説明図である。図6(a)に示すように、上位階層設計と下位階層設計を合成すると、バッファ901とバッファ902を接続する配線は抵抗R1、R2、R3及び容量C1、C2、C3で等価的に表されるが、上位階層設計と下位階層設計を合成した際に、抵抗はR1+R2+R3となって、抵抗が大きくなる。このため、電子の流れの速さに対して抵抗が大きくなって、エレクトロマイグレーションが生じ、配線が切断される恐れがある。
【0047】
しかし、図6(b)に示すように、上位階層10と下位階層20の境界にバッファ機能を有する階層分離素子903を挿入することにより、上位階層設計と下位階層設計の抵抗および容量を分離でき、バッファ901と階層分離素子903間の配線の抵抗がR1、階層分離素子903とバッファ902間の配線の抵抗がR2となって、各配線間の抵抗が小さくなるため、エレクトロマイグレーションの発生を防止することができる。即ち、階層分離素子805、806は上位階層設計と下位階層設計の物理制約であるエレクトロマイグレーション制約を分離する機能を果たしている。
【0048】
【発明の効果】
以上詳細に説明したように、本発明によれば、集積回路の階層設計はタイミング制約および物理制約を分離する階層分離素子を上位階層と下位階層の階層境界に設けることにより、上位階層設計結果および下位階層設計結果がそれぞれの階層設計結果へ互いに影響することがなくなり、上位階層設計および下位階層設計をそれぞれ独立に行うことができ、上下階層設計結果を合成しても回路全体の設計結果で問題が発生することをなくすことができ、上位階層設計および下位階層設計を再度行う必要をなくして、設計効率を向上させると共に設計期間を短縮化することができる。
【図面の簡単な説明】
【図1】本発明の集積回路設計方法の一実施形態を示したフローチャートである。
【図2】図1に示した設計方法で用いる階層分離素子を示した図である。
【図3】本発明の集積回路設計方法で設計を行う際のタイミング制約と設計結果を示した図である。
【図4】本発明の集積回路設計方法の他の具体例(実施例2)を示した説明図である。
【図5】本発明の集積回路設計方法の他の具体例(実施例3)を示した説明図である。
【図6】本発明の集積回路設計方法の他の具体例(実施例4)を示した説明図である。
【図7】従来技術の階層設計方法を示した図である。
【図8】従来技術の階層設計方法で設計した結果を示した図である。
【図9】従来技術の階層設計方法で階層設計した結果であり、プロセスアンテナ制約の違反の発生を示した図である。
【符号の説明】
10 上位階層
20 下位階層
51 内部信号バッファ
52 出力段バッファ
53 ダイオード素子
54 レジスタ
55 入力端子
56 出力端子
201〜208 信号レジスタ素子
210、221、301、302 信号バッファ素子
220〜223、805、806、903 階層境界端子
301〜313、701〜713 素子間接続配線
501、502、601〜604 階層分離素子
801〜804、901〜902 バッファ
Claims (6)
- 上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計方法。 - 上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計方法。 - 前記信号のバッファ機能およびレジスタ機能を有する階層分離素子は、前記入力段バッファの初段の入力段バッファの前段に設けられるダイオード素子を具備することを特徴とする請求項1または2記載の集積回路設計方法。
- 上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計装置。 - 上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計装置。 - 前記信号のバッファ機能およびレジスタ機能を有する階層分離素子は、前記入力段バッファの初段の入力段バッファの前段に設けられるダイオード素子を具備することを特徴とする請求項4または5記載の集積回路設計装置。
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