JP2013058098A - スキュー調整方法及び設計支援装置 - Google Patents
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Abstract
【解決手段】パス間のスキューがスキュー制約を満たさない場合に、ドライバセルのドライバ抵抗に対する、そのドライバセルの出力ノード間の短絡抵抗の比率を示す第1判定係数αと上限値α1とを比較するステップS24を有する。また、クロックソースから一方の出力ノードまでの第1遅延と、クロックソースから他方の出力ノードまでの第2遅延との差分に対する、ドライバセルの出力ノード間の遅延の比を示す第2判定係数βと下限値β1とを比較するステップS25を有する。そして、第1判定係数αが上限値α1以下であり、第2判定係数βが下限値β1以上となる出力ノード間を短絡するステップS27を有する。
【選択図】図10
Description
以下、第1実施形態を図1〜図13に従って説明する。
図1に示すように、設計支援装置(コンピュータ)10は、半導体装置の設計を支援するための装置であり、例えば一般的な設計支援装置(Computer Aided Design:CAD)である。この設計支援装置10は、中央処理装置(Central Processing Unit:CPU)11と、メモリ12と、記憶装置13と、表示装置14と、入力装置15と、ドライブ装置16とを有している。これら各装置11,13,14,15,16及びメモリ12は、バス17を介して相互に接続されている。
ステップS1(論理合成処理)において、設計支援装置10は、半導体装置の論理をハードウェア記述言語(例えばRTL:Register Transfer Level)により記述したデータに基づいてネットリスト(論理データ)を生成する。このとき、設計支援装置10は、ネットリストの回路動作を保証し得るタイミング情報を規定したタイミング制約を生成する。なお、このタイミング制約にはスキュー制約が含まれる。
はじめに、上記スキュー調整処理時に使用される第1判定係数α及び第2判定係数βについて図3〜図7に従って説明する。
第1判定係数αは、図3に示すように、クロックバッファ(ドライバセル)21の出力ノードAとクロックバッファ(ドライバセル)22の出力ノードBとを短絡したときの、ドライバセル21,22のドライバ抵抗Ra,Rbに対する短絡配線23の短絡抵抗Rlの比率を表わした値である。具体的には、第1判定係数αは、以下の式で求められる値である。
図3に示すように、ノードA,B間を短絡すると、それらノードA,B間に電流(貫通電流)Ipが流れる。この貫通電流Ipは、ノードA,B間の電圧降下量(IRドロップ)Vpの大きさに依存する。すなわち、短絡したノードA,B間の短絡抵抗RlによるIRドロップVpの大きさが貫通電流Ipの大きさに比例する。このため、ドライバ抵抗Ra,Rbに対して短絡抵抗Rlの比率が大きくなるほど、ノードA,B間のIRドロップVpが大きくなり、貫通電流Ipが大きくなる。換言すると、図4に示すように、第1判定係数αが大きくなるほど、貫通電流Ipが大きくなる。
図5に示すように、第2判定係数βは、クロック信号CLKの供給源であるクロックソースからノードAまでの遅延Daと、クロックソースからノードBまでの遅延Dbとの遅延差Da−Dbと、ノードAからノードBまでの遅延Dlとの比を表わした値である。具体的には、第2判定係数βは、以下の式で求められる値である。
次に、上記第1判定係数αの上限値α1と第2判定係数βの下限値β1を設定する準備処理について図8及び図9に従って説明する。なお、この準備処理は、例えば新たなテクノロジを立ち上げる際などに、後述するスキュー調整処理に先立って実施される。
次に、上述のように設定された上限値α1及び下限値β1を利用したクロックツリー合成処理及びスキュー調整処理(ステップS3)の詳細を図10〜図13に従って説明する。
(1)第1判定係数αに基づいて、貫通電流及びスキューが保証範囲(許容貫通電流及びスキュー制約)内になるように、出力ノード間を短絡する短絡箇所を決定するようにした。これにより、出力ノード間を短絡することによるスキュー低減効果を十分に得ることができ、さらに出力ノード間を短絡することによって生じる貫通電流の増大を抑制することができる。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、第2判定係数βを抵抗成分のみで表現した値にした。これに限らず、例えば第2判定係数βを抵抗成分と容量成分で表現した値に変更してもよい。すなわち、クロックソースから出力ノードAまでの遅延Daと、クロックソースから出力ノードBまでの遅延Dbと、出力ノードA,B間の遅延Dlとを、抵抗成分及び容量成分を考慮して算出するようにしてもよい。
11 中央処理装置
13 記憶装置
α 第1判定係数
β 第2判定係数
α1 上限値
β1 下限値
P1,P2 パス
21,22 ドライバセル
23 短絡配線
Ip 貫通電流
Ra,Rb ドライバ抵抗
Rl 短絡抵抗
Da,Db 遅延
Dl 遅延
CLK クロック信号
Claims (7)
- 半導体装置に含まれるパス間のスキューを設計支援装置により調整するスキュー調整方法であって、
前記設計支援装置が実行する処理は、
前記パス間のスキューがスキュー制約を満たさない場合に、各パスに含まれるドライバセルの出力ノード間を短絡するステップを有し、
前記出力ノード間を短絡するステップは、
前記ドライバセルの抵抗に対する前記出力ノード間の抵抗の比率を示す第1判定係数に基づいて、前記出力ノード間を短絡したときの貫通電流及びスキューが保証範囲内になるように、前記出力ノード間を短絡する位置を決定することを特徴とするスキュー調整方法。 - 前記出力ノード間を短絡するステップは、
クロックソースから一方の前記出力ノードまでの第1遅延と、前記クロックソースから他方の前記出力ノードまでの第2遅延との差分に対する、前記出力ノード間の遅延の比を示す第2判定係数に基づいて、モデルベースで演算したときの遅延値と実際の遅延値との遅延誤差が保証範囲内になるように、前記出力ノード間を短絡する位置を決定することを特徴とする請求項1に記載のスキュー調整方法。 - 前記出力ノード間を短絡するステップに先立って、
前記第1判定係数と前記貫通電流及び前記スキューとの関係を示す第1特性テーブルを作成するステップと、
前記第1特性テーブルに基づいて、前記貫通電流及び前記スキューが前記保証範囲内に収まるように前記第1判定係数の第1閾値を設定するステップと、
前記第2判定係数と前記遅延誤差との関係を示す第2特性テーブルを作成するステップと、
前記第2特性テーブルに基づいて、前記遅延誤差が前記保証範囲に収まるように前記第2判定係数の第2閾値を設定するステップと、を実行し、
前記出力ノード間を短絡するステップは、
前記第1判定係数が前記第1閾値を超えず、且つ前記第2判定係数が前記第2閾値を超えない出力ノード間を短絡することを特徴とする請求項2に記載のスキュー調整方法。 - 前記第1判定係数が前記第1閾値を超える場合には、前記ドライバセルの抵抗が大きくなるように変更して前記スキューを調整し、
前記第2判定係数が前記第2閾値を超える場合には、前記第1遅延と前記第2遅延との遅延差が小さくなるように、前記クロックソースから前記出力ノードまでの抵抗成分を変更して前記スキューを調整することを特徴とする請求項3に記載のスキュー調整方法。 - 前記出力ノード間を短絡するステップは、クロックツリーを形成する際にセルを1段形成する毎に実行するとともに、新たに形成されたセルに対するドライバセルの出力ノード間を短絡することを特徴とする請求項1〜5のいずれか1つに記載のスキュー調整方法。
- 半導体装置に含まれるパス間のスキューを調整する設計支援装置であって、
前記パス間のスキューがスキュー制約を満たさない場合に、各パスに含まれるドライバセルの出力ノード間を短絡する手段を有し、
前記出力ノード間を短絡する手段は、
前記ドライバセルの抵抗に対する前記出力ノード間の抵抗の比率を示す第1判定係数に基づいて、前記出力ノード間を短絡したときの貫通電流及びスキューが保証範囲内になるように、前記出力ノード間を短絡する位置を決定することを特徴とする設計支援装置。
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JP2011196326A JP2013058098A (ja) | 2011-09-08 | 2011-09-08 | スキュー調整方法及び設計支援装置 |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10275862A (ja) * | 1997-03-31 | 1998-10-13 | Nkk Corp | クロック・ツリー構造 |
JP2001117967A (ja) * | 1999-10-22 | 2001-04-27 | Nec Corp | クロック分配設計方法、及び、木構造のバッファ回路 |
JP2009187110A (ja) * | 2008-02-04 | 2009-08-20 | Toshiba Corp | クロック分配回路の設計方法 |
JP2011154537A (ja) * | 2010-01-27 | 2011-08-11 | Renesas Electronics Corp | レイアウト装置及びレイアウト方法 |
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2011
- 2011-09-08 JP JP2011196326A patent/JP2013058098A/ja active Pending
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