JPH09213883A - 半導体集積回路用抵抗素子 - Google Patents
半導体集積回路用抵抗素子Info
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- JPH09213883A JPH09213883A JP1359396A JP1359396A JPH09213883A JP H09213883 A JPH09213883 A JP H09213883A JP 1359396 A JP1359396 A JP 1359396A JP 1359396 A JP1359396 A JP 1359396A JP H09213883 A JPH09213883 A JP H09213883A
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Abstract
(57)【要約】
【課題】 半導体集積回路用抵抗素子に付随して発生し
てしまう寄生容量を低減することで、該抵抗素子に印加
する電位の高速な変化を可能とし、該抵抗素子を用いる
電子回路の動作速度の向上等を図る。 【解決手段】 Ｐ基板１上に設けられたＮウエル１２に
形成したＰ+ 拡散領域１４の抵抗素子電極Ａ及びＢ間の
電気抵抗を利用して、抵抗素子を形成する。ここで、こ
れら抵抗素子電極それぞれの箇所でＮウエル１２とＰ+
拡散領域１４とを接続することで、これらＮウエル１２
とＰ+ 拡散領域１４との間の寄生容量を低減することが
でき、これによって該抵抗素子を用いる電子回路の動作
速度の向上等を図ることができる。
てしまう寄生容量を低減することで、該抵抗素子に印加
する電位の高速な変化を可能とし、該抵抗素子を用いる
電子回路の動作速度の向上等を図る。 【解決手段】 Ｐ基板１上に設けられたＮウエル１２に
形成したＰ+ 拡散領域１４の抵抗素子電極Ａ及びＢ間の
電気抵抗を利用して、抵抗素子を形成する。ここで、こ
れら抵抗素子電極それぞれの箇所でＮウエル１２とＰ+
拡散領域１４とを接続することで、これらＮウエル１２
とＰ+ 拡散領域１４との間の寄生容量を低減することが
でき、これによって該抵抗素子を用いる電子回路の動作
速度の向上等を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に設
けたウエル領域の抵抗領域部位に形成した拡散領域の、
拡散抵抗部位に設けた抵抗素子電極間の電気抵抗を利用
するようにした半導体集積回路用抵抗素子に係り、特
に、当該半導体集積回路用抵抗素子に付随して発生して
しまう寄生容量を低減することで、これによって、当該
半導体集積回路用抵抗素子を用いる電子回路の動作速度
の向上等を図ることができる半導体集積回路用抵抗素子
に関する。
けたウエル領域の抵抗領域部位に形成した拡散領域の、
拡散抵抗部位に設けた抵抗素子電極間の電気抵抗を利用
するようにした半導体集積回路用抵抗素子に係り、特
に、当該半導体集積回路用抵抗素子に付随して発生して
しまう寄生容量を低減することで、これによって、当該
半導体集積回路用抵抗素子を用いる電子回路の動作速度
の向上等を図ることができる半導体集積回路用抵抗素子
に関する。
【０００２】
【従来の技術】図１は、従来例の半導体集積回路用抵抗
素子の断面図である。
素子の断面図である。
【０００３】この図１には、Ｐ基板１に作り込む電子回
路に用いる抵抗素子、即ち、半導体集積回路用抵抗素子
が示される。この図１において、Ｐ基板１には、Ｎウエ
ル１２が設けられている。又、該Ｎウエル１２には、Ｐ
+ 拡散領域１４が形成されている。これらＮウエル１２
及びＰ+ 拡散領域１４は、いずれも特に半導体集積回路
用抵抗素子を構成するために形成されている。なお、Ｎ
ウエル１２は、本発明で称する抵抗領域部位に相当す
る。Ｐ+ 拡散領域１４は本発明で称する拡散抵抗部位に
相当する。
路に用いる抵抗素子、即ち、半導体集積回路用抵抗素子
が示される。この図１において、Ｐ基板１には、Ｎウエ
ル１２が設けられている。又、該Ｎウエル１２には、Ｐ
+ 拡散領域１４が形成されている。これらＮウエル１２
及びＰ+ 拡散領域１４は、いずれも特に半導体集積回路
用抵抗素子を構成するために形成されている。なお、Ｎ
ウエル１２は、本発明で称する抵抗領域部位に相当す
る。Ｐ+ 拡散領域１４は本発明で称する拡散抵抗部位に
相当する。
【０００４】この図１に示される半導体集積回路用抵抗
素子は、Ｐ+ 拡散領域１４に接続される配線Ａ及びＢの
間の電気抵抗を利用したものである。ここで、配線Ａ及
びＢを、本発明では抵抗素子電極と称している。
素子は、Ｐ+ 拡散領域１４に接続される配線Ａ及びＢの
間の電気抵抗を利用したものである。ここで、配線Ａ及
びＢを、本発明では抵抗素子電極と称している。
【０００５】ここで、Ｐ+ 拡散領域１４が形成されるＮ
ウエル１２は、従来、電源電圧Ｖｄｄに接続している。
これは、このように固定電位の電源電圧Ｖｄｄに接続す
ることで、Ｐ基板１から半導体集積回路用抵抗素子へ混
入するノイズを低減するためである。
ウエル１２は、従来、電源電圧Ｖｄｄに接続している。
これは、このように固定電位の電源電圧Ｖｄｄに接続す
ることで、Ｐ基板１から半導体集積回路用抵抗素子へ混
入するノイズを低減するためである。
【０００６】図２は、前述の従来例の半導体集積回路用
抵抗素子の上面図である。
抵抗素子の上面図である。
【０００７】この図２において、周辺部にはＰ基板１が
露出している。又、中央部にはＮウエル１２が設けら
れ、更に該Ｎウエル１２にはＰ+ 拡散領域１４が形成さ
れている。又、該Ｎウエル１２には、破線で示されるご
とく配線Ａ及びＢが接続されている。本従来例の半導体
集積回路用抵抗素子は、これら配線Ａ及びＢを抵抗素子
電極とし、これらの間の電気抵抗を抵抗素子として利用
している。
露出している。又、中央部にはＮウエル１２が設けら
れ、更に該Ｎウエル１２にはＰ+ 拡散領域１４が形成さ
れている。又、該Ｎウエル１２には、破線で示されるご
とく配線Ａ及びＢが接続されている。本従来例の半導体
集積回路用抵抗素子は、これら配線Ａ及びＢを抵抗素子
電極とし、これらの間の電気抵抗を抵抗素子として利用
している。
【０００８】なお、Ｎウエル１２には、この図２の左方
に破線で示される如く、電源電圧Ｖｄｄに接続する配線
が電気的に接続されている。該配線は、前述のごとくＰ
基板１からのノイズを低減するためのものである。な
お、この図２における「×」印は、コンタクトを示す。
に破線で示される如く、電源電圧Ｖｄｄに接続する配線
が電気的に接続されている。該配線は、前述のごとくＰ
基板１からのノイズを低減するためのものである。な
お、この図２における「×」印は、コンタクトを示す。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た従来例の半導体集積回路用抵抗素子では、大きな寄生
容量が発生してしまうという問題がある。このように寄
生容量が大きくなると、半導体集積回路用抵抗素子に印
加される電圧の変化が緩慢にされてしまい、該電位の高
速な変動ができなくなってしまい、このため、当該半導
体集積回路用抵抗素子を用いる半導体基板に作り込む電
子回路の動作速度が低下してしまうという問題がある。
た従来例の半導体集積回路用抵抗素子では、大きな寄生
容量が発生してしまうという問題がある。このように寄
生容量が大きくなると、半導体集積回路用抵抗素子に印
加される電圧の変化が緩慢にされてしまい、該電位の高
速な変動ができなくなってしまい、このため、当該半導
体集積回路用抵抗素子を用いる半導体基板に作り込む電
子回路の動作速度が低下してしまうという問題がある。
【００１０】図３は、前述の従来例の半導体集積回路用
抵抗素子の拡大断面図である。
抵抗素子の拡大断面図である。
【００１１】この図３は、前述した図１における、配線
ＡがＰ+ 拡散領域１４に接続される接続点付近を中心と
した拡大断面図となっている。この図３に示されるよう
に、Ｐ+ 拡散領域１４とＮウエル１２との間には、寄生
容量Ｃ１が発生する。又、Ｎウエル１２とＰ基板１との
間には、寄生容量Ｃ２が発生する。寄生容量Ｃ２に比
べ、特に寄生容量Ｃ１の方が、半導体集積回路用抵抗素
子に印加する電圧の変化に対して、より大きな影響を及
ぼす傾向がある。
ＡがＰ+ 拡散領域１４に接続される接続点付近を中心と
した拡大断面図となっている。この図３に示されるよう
に、Ｐ+ 拡散領域１４とＮウエル１２との間には、寄生
容量Ｃ１が発生する。又、Ｎウエル１２とＰ基板１との
間には、寄生容量Ｃ２が発生する。寄生容量Ｃ２に比
べ、特に寄生容量Ｃ１の方が、半導体集積回路用抵抗素
子に印加する電圧の変化に対して、より大きな影響を及
ぼす傾向がある。
【００１２】図４は、本従来例の等価回路図である。
【００１３】この図４に示されるように、構成しようと
する半導体集積回路用抵抗素子を抵抗Ｒａの合成抵抗と
すれば、該半導体集積回路用抵抗素子の寄生容量は図示
されるようなＣａとなる。寄生容量Ｃａは、半導体集積
回路用抵抗素子に対して分散的に発生する分布定数とな
る。
する半導体集積回路用抵抗素子を抵抗Ｒａの合成抵抗と
すれば、該半導体集積回路用抵抗素子の寄生容量は図示
されるようなＣａとなる。寄生容量Ｃａは、半導体集積
回路用抵抗素子に対して分散的に発生する分布定数とな
る。
【００１４】ここで、寄生容量Ｃａは、主として図３に
示した寄生容量Ｃ１であり、電源電圧Ｖｄｄに対する寄
生容量となる。このような寄生容量の容量が大きくなる
と、半導体集積回路用抵抗素子に印加される電圧の変化
が緩慢となってしまい、該半導体集積回路用抵抗素子の
電位の高速な変動ができなくなり、従って、該半導体集
積回路用抵抗素子を用いる電子回路の動作速度が低下し
てしまうという問題が生じてしまう。
示した寄生容量Ｃ１であり、電源電圧Ｖｄｄに対する寄
生容量となる。このような寄生容量の容量が大きくなる
と、半導体集積回路用抵抗素子に印加される電圧の変化
が緩慢となってしまい、該半導体集積回路用抵抗素子の
電位の高速な変動ができなくなり、従って、該半導体集
積回路用抵抗素子を用いる電子回路の動作速度が低下し
てしまうという問題が生じてしまう。
【００１５】本発明は、前記従来の問題点を解決するべ
くなされたもので、当該半導体集積回路用抵抗素子に付
随して発生してしまう寄生容量を低減することで、これ
によって、当該半導体集積回路用抵抗素子を用いる電子
回路の動作速度の向上等を図ることができる半導体集積
回路用抵抗素子を提供することを目的とする。
くなされたもので、当該半導体集積回路用抵抗素子に付
随して発生してしまう寄生容量を低減することで、これ
によって、当該半導体集積回路用抵抗素子を用いる電子
回路の動作速度の向上等を図ることができる半導体集積
回路用抵抗素子を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、半導体基板上
に設けたウエル領域の抵抗領域部位に形成した拡散領域
の、拡散抵抗部位に設けた抵抗素子電極間の電気抵抗を
利用するようにした半導体集積回路用抵抗素子におい
て、前記抵抗領域部位を前記拡散抵抗部位に、電気的に
接続するようにしたことにより、前記課題を解決したも
のである。
に設けたウエル領域の抵抗領域部位に形成した拡散領域
の、拡散抵抗部位に設けた抵抗素子電極間の電気抵抗を
利用するようにした半導体集積回路用抵抗素子におい
て、前記抵抗領域部位を前記拡散抵抗部位に、電気的に
接続するようにしたことにより、前記課題を解決したも
のである。
【００１７】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００１８】図５は、本発明が適用された第１実施形態
の半導体集積回路用抵抗素子の断面図である。
の半導体集積回路用抵抗素子の断面図である。
【００１９】この図５に示される如く、本実施形態につ
いても図１の従来例と同様、Ｐ基板１上にはＮウエル１
２の抵抗領域部位が設けられ、該Ｎウエル１２にはＰ+
拡散領域１４の拡散抵抗部位が形成されている。又、従
来例と同様本実施形態についても、Ｐ+ 拡散領域１４に
接続される配線Ａ及びＢの配線間（抵抗素子電極間）の
電気抵抗が利用され、半導体集積回路用抵抗素子とされ
ている。
いても図１の従来例と同様、Ｐ基板１上にはＮウエル１
２の抵抗領域部位が設けられ、該Ｎウエル１２にはＰ+
拡散領域１４の拡散抵抗部位が形成されている。又、従
来例と同様本実施形態についても、Ｐ+ 拡散領域１４に
接続される配線Ａ及びＢの配線間（抵抗素子電極間）の
電気抵抗が利用され、半導体集積回路用抵抗素子とされ
ている。
【００２０】ここで、本実施形態においては、本発明が
適用され、配線Ａが接続されているＰ+ 拡散領域１４で
の接続点が、該接続点の近傍部分のＮウエル１２に電気
的に接続されている。又、配線Ｂが接続されているＰ+
拡散領域１４の接続点が、該接続点近傍のＮウエル１２
に電気的に接続されている。
適用され、配線Ａが接続されているＰ+ 拡散領域１４で
の接続点が、該接続点の近傍部分のＮウエル１２に電気
的に接続されている。又、配線Ｂが接続されているＰ+
拡散領域１４の接続点が、該接続点近傍のＮウエル１２
に電気的に接続されている。
【００２１】このように、本実施形態については、前述
の従来例とは異なり、拡散抵抗部位のＰ+ 拡散領域１４
と抵抗領域部位のＮウエル１２とが２箇所で電気的に接
続されている。このように本実施形態ではＰ+ 拡散領域
１４及びＮウエル１２が接続されているため、従来問題
となっていたＰ+ 拡散領域１４とＮウエル１２との間の
寄生容量をなくすることができている。
の従来例とは異なり、拡散抵抗部位のＰ+ 拡散領域１４
と抵抗領域部位のＮウエル１２とが２箇所で電気的に接
続されている。このように本実施形態ではＰ+ 拡散領域
１４及びＮウエル１２が接続されているため、従来問題
となっていたＰ+ 拡散領域１４とＮウエル１２との間の
寄生容量をなくすることができている。
【００２２】なお、本実施形態についても、Ｎウエル１
２とＰ基板１との間の寄生容量が存在する。しかしなが
ら、該寄生容量は、上述のＰ+ 拡散領域１４とＮウエル
１２との間の寄生容量の１０〜２０％程度であって比較
的小さいため、全体としては、電子回路に用いる半導体
集積回路用抵抗素子に印加される電圧の変化に対して影
響を与える寄生容量成分を大幅に減少させることができ
る。これによって、当該半導体集積回路用抵抗素子を用
いる電子回路の動作速度の向上なども図ることが可能と
なる。
２とＰ基板１との間の寄生容量が存在する。しかしなが
ら、該寄生容量は、上述のＰ+ 拡散領域１４とＮウエル
１２との間の寄生容量の１０〜２０％程度であって比較
的小さいため、全体としては、電子回路に用いる半導体
集積回路用抵抗素子に印加される電圧の変化に対して影
響を与える寄生容量成分を大幅に減少させることができ
る。これによって、当該半導体集積回路用抵抗素子を用
いる電子回路の動作速度の向上なども図ることが可能と
なる。
【００２３】なお、図６は、本実施形態の半導体集積回
路用抵抗素子の上面図である。
路用抵抗素子の上面図である。
【００２４】この図６に示される如く、Ｐ基板１に設け
られたＮウエル１２と、該Ｎウエル１２に形成されたＰ
+ 拡散領域１４とにおいて、まず配線ＡはＰ+ 拡散領域
１４に接続されていると共に、該Ｐ+ 拡散領域１４の配
線Ａの接続点近傍で、該配線ＡはＮウエル１２にも接続
されている。又、これらＮウエル１２及びＰ+ 拡散領域
１４において、配線ＢはＰ+ 拡散領域１４に接続されて
いると共に、該配線ＢのＰ+ 拡散領域１４への接続点近
傍において、該配線ＢはＮウエル１２にも接続されてい
る。
られたＮウエル１２と、該Ｎウエル１２に形成されたＰ
+ 拡散領域１４とにおいて、まず配線ＡはＰ+ 拡散領域
１４に接続されていると共に、該Ｐ+ 拡散領域１４の配
線Ａの接続点近傍で、該配線ＡはＮウエル１２にも接続
されている。又、これらＮウエル１２及びＰ+ 拡散領域
１４において、配線ＢはＰ+ 拡散領域１４に接続されて
いると共に、該配線ＢのＰ+ 拡散領域１４への接続点近
傍において、該配線ＢはＮウエル１２にも接続されてい
る。
【００２５】図７は、本実施形態の半導体集積回路用抵
抗素子の一部拡大断面図である。
抗素子の一部拡大断面図である。
【００２６】この図７においては、Ｐ+ 拡散領域１４及
びＮウエル１２に対して接続される配線Ａの当該接続点
近傍の断面図が示される。本実施形態においては、図示
されるごとくＰ基板１とＮウエル１２との間の寄生容量
Ｃ３は存在する。しかしながら、Ｎウエル１２とＰ+ 拡
散領域１４とは配線Ａで相互に電気的に接続されている
ため、これらＮウエル１２及びＰ+ 拡散領域１４間の寄
生容量はほぼゼロとなっている。
びＮウエル１２に対して接続される配線Ａの当該接続点
近傍の断面図が示される。本実施形態においては、図示
されるごとくＰ基板１とＮウエル１２との間の寄生容量
Ｃ３は存在する。しかしながら、Ｎウエル１２とＰ+ 拡
散領域１４とは配線Ａで相互に電気的に接続されている
ため、これらＮウエル１２及びＰ+ 拡散領域１４間の寄
生容量はほぼゼロとなっている。
【００２７】又、本実施形態については、抵抗領域部位
となるＮウエル１２と、拡散抵抗部位となるＰ+ 拡散領
域１４とがこのように電気的に接続されているため、こ
れらＮウエル１２及びＰ+ 拡散領域１４間の接合部分へ
と、ＰＮ接合型の寄生ダイオードが形成されてしまう可
能性も抑えられている。従って、このように寄生ダイオ
ードの形成が抑制されるため、本実施形態による半導体
集積回路用抵抗素子を用いる電子回路の安定性を向上す
ることが可能となる。
となるＮウエル１２と、拡散抵抗部位となるＰ+ 拡散領
域１４とがこのように電気的に接続されているため、こ
れらＮウエル１２及びＰ+ 拡散領域１４間の接合部分へ
と、ＰＮ接合型の寄生ダイオードが形成されてしまう可
能性も抑えられている。従って、このように寄生ダイオ
ードの形成が抑制されるため、本実施形態による半導体
集積回路用抵抗素子を用いる電子回路の安定性を向上す
ることが可能となる。
【００２８】なお、図８は、本実施形態の半導体集積回
路用抵抗素子に関する等価回路図である。
路用抵抗素子に関する等価回路図である。
【００２９】この図８においてＲｃは、配線Ａ及びＢの
間における、拡散抵抗部位のＰ+ 拡散領域１４に形成さ
れる抵抗素子の電気抵抗である。又、抵抗領域部位のＮ
ウエル１２に形成される抵抗素子は、図８に示されるよ
うな複数の抵抗Ｒｂの合成抵抗となる。これら抵抗Ｒｂ
には、分布定数として寄生容量Ｃｂが存在する。
間における、拡散抵抗部位のＰ+ 拡散領域１４に形成さ
れる抵抗素子の電気抵抗である。又、抵抗領域部位のＮ
ウエル１２に形成される抵抗素子は、図８に示されるよ
うな複数の抵抗Ｒｂの合成抵抗となる。これら抵抗Ｒｂ
には、分布定数として寄生容量Ｃｂが存在する。
【００３０】このように、本実施形態の半導体集積回路
用抵抗素子は、抵抗Ｒｃで示されるようなＰ+ 拡散領域
１４に形成される抵抗成分と、多数の抵抗Ｒｂの合成抵
抗となるＮウエル１２に形成される抵抗成分とを並列接
続したものとなる。
用抵抗素子は、抵抗Ｒｃで示されるようなＰ+ 拡散領域
１４に形成される抵抗成分と、多数の抵抗Ｒｂの合成抵
抗となるＮウエル１２に形成される抵抗成分とを並列接
続したものとなる。
【００３１】ここで、抵抗Ｒｃの抵抗値に比べて、抵抗
Ｒｂの抵抗値は製造上抵抗値の精度が低くなる傾向があ
り、従って、複数の該抵抗Ｒｂの合成抵抗の抵抗値は製
造上抵抗値の精度が低くなる傾向がある。これは、Ｐ+
拡散領域１４に作り込む抵抗素子に比べて、Ｎウエル１
２に作り込む抵抗素子の抵抗値の精度が悪くなる傾向が
あるためである。
Ｒｂの抵抗値は製造上抵抗値の精度が低くなる傾向があ
り、従って、複数の該抵抗Ｒｂの合成抵抗の抵抗値は製
造上抵抗値の精度が低くなる傾向がある。これは、Ｐ+
拡散領域１４に作り込む抵抗素子に比べて、Ｎウエル１
２に作り込む抵抗素子の抵抗値の精度が悪くなる傾向が
あるためである。
【００３２】しかしながら、一般的な製造プロセスで
は、Ｐ+ 拡散領域１４へと作り込む抵抗Ｒｃの抵抗値に
比べて、Ｎウエル１２に作り込まれる複数の抵抗Ｒｂの
合成抵抗の抵抗値の方が比較的大きくなる傾向がある。
従って、このようなＰ+ 拡散領域１４に作り込まれる抵
抗Ｒｃと，Ｎウエル１２に作り込まれる抵抗Ｒｂの合成
抵抗とを並列接続するような形態とされる本実施形態の
半導体集積回路用抵抗素子では、抵抗値の高くなる方の
Ｎウエル１２の抵抗Ｒｂの精度が悪くなったとしても、
この精度の悪化の影響は半導体集積回路用抵抗素子全体
の抵抗値に対しては比較的小さくなる。
は、Ｐ+ 拡散領域１４へと作り込む抵抗Ｒｃの抵抗値に
比べて、Ｎウエル１２に作り込まれる複数の抵抗Ｒｂの
合成抵抗の抵抗値の方が比較的大きくなる傾向がある。
従って、このようなＰ+ 拡散領域１４に作り込まれる抵
抗Ｒｃと，Ｎウエル１２に作り込まれる抵抗Ｒｂの合成
抵抗とを並列接続するような形態とされる本実施形態の
半導体集積回路用抵抗素子では、抵抗値の高くなる方の
Ｎウエル１２の抵抗Ｒｂの精度が悪くなったとしても、
この精度の悪化の影響は半導体集積回路用抵抗素子全体
の抵抗値に対しては比較的小さくなる。
【００３３】例えば、ある０．５μｍルールのＣＭＯＳ
（complementary metal oxide semiconductor ）プロセ
スでは、Ｎウエル１２の抵抗率は１６０Ω・ｍ／ｍ2 で
あり、Ｐ+ 拡散領域１４の抵抗率は６４０Ω・ｍ／ｍ2
となる。このように、Ｐ+ 拡散領域１４に比べて、Ｎウ
エル１２の抵抗率は大きくなるのが一般的である。又、
半導体集積回路用抵抗素子におけるＮウエル１２の抵抗
幅を例えば１５μｍとし、該半導体集積回路用抵抗素子
のＰ+ 拡散領域１４の抵抗幅の寸法を１０μｍとする
と、寸法のばらつきと半導体集積回路用抵抗素子に印加
される電圧の変動分とによる総合的な影響による抵抗精
度は、Ｐ+ 拡散領域１４に作り込まれる抵抗（図８のＲ
ｃに相当）ではプラスマイナス０．６％となり、Ｎウエ
ル１２に作り込まれる抵抗（図８の抵抗Ｒｂの合成抵抗
に相当）ではプラスマイナス２％となる。従って、この
ような一例のＣＭＯＳプロセスでは、半導体集積回路用
抵抗素子全体としては抵抗値の精度はプラスマイナス
０．８％となる。
（complementary metal oxide semiconductor ）プロセ
スでは、Ｎウエル１２の抵抗率は１６０Ω・ｍ／ｍ2 で
あり、Ｐ+ 拡散領域１４の抵抗率は６４０Ω・ｍ／ｍ2
となる。このように、Ｐ+ 拡散領域１４に比べて、Ｎウ
エル１２の抵抗率は大きくなるのが一般的である。又、
半導体集積回路用抵抗素子におけるＮウエル１２の抵抗
幅を例えば１５μｍとし、該半導体集積回路用抵抗素子
のＰ+ 拡散領域１４の抵抗幅の寸法を１０μｍとする
と、寸法のばらつきと半導体集積回路用抵抗素子に印加
される電圧の変動分とによる総合的な影響による抵抗精
度は、Ｐ+ 拡散領域１４に作り込まれる抵抗（図８のＲ
ｃに相当）ではプラスマイナス０．６％となり、Ｎウエ
ル１２に作り込まれる抵抗（図８の抵抗Ｒｂの合成抵抗
に相当）ではプラスマイナス２％となる。従って、この
ような一例のＣＭＯＳプロセスでは、半導体集積回路用
抵抗素子全体としては抵抗値の精度はプラスマイナス
０．８％となる。
【００３４】以上説明したとおり、本実施形態によれ
ば、半導体集積回路用抵抗素子に対して付加的に発生し
てしまう寄生容量を本発明を適用して低減することがで
きる。従って、このように当該半導体集積回路用抵抗素
子に付随して発生してしまう寄生容量を低減すること
で、これによって、当該半導体集積回路用抵抗素子を用
いる電子回路の動作速度の向上等を図ることができると
いう優れた効果を得ることができる。
ば、半導体集積回路用抵抗素子に対して付加的に発生し
てしまう寄生容量を本発明を適用して低減することがで
きる。従って、このように当該半導体集積回路用抵抗素
子に付随して発生してしまう寄生容量を低減すること
で、これによって、当該半導体集積回路用抵抗素子を用
いる電子回路の動作速度の向上等を図ることができると
いう優れた効果を得ることができる。
【００３５】このような本実施形態の半導体集積回路用
抵抗素子は、例えばＲ−２Ｒ型Ｄ／Ａ（digital/analo
g）コンバータ等のＤ／Ａコンバータのラダー抵抗や、
Ａ／Ｄ（analog/digital）コンバータのラダー抵抗等に
用いることができる。例えば本実施形態の半導体集積回
路用抵抗素子をＤ／Ａコンバータに用いた場合、信号の
変化の際に発生してしまうリンキングを抑制することが
でき、Ｄ／Ａ変換精度を向上することができる。
抵抗素子は、例えばＲ−２Ｒ型Ｄ／Ａ（digital/analo
g）コンバータ等のＤ／Ａコンバータのラダー抵抗や、
Ａ／Ｄ（analog/digital）コンバータのラダー抵抗等に
用いることができる。例えば本実施形態の半導体集積回
路用抵抗素子をＤ／Ａコンバータに用いた場合、信号の
変化の際に発生してしまうリンキングを抑制することが
でき、Ｄ／Ａ変換精度を向上することができる。
【００３６】なお、図９は、上述の本発明の実施形態の
変形例の半導体集積回路用抵抗素子の上面図である。
変形例の半導体集積回路用抵抗素子の上面図である。
【００３７】この図９の変形例は、前述した実施形態の
図６の上面図と比較して明らかな如く、破線で示される
符号Ｅの配線部分や符号Ｆの配線部分によっても、Ｎウ
エル１２とＰ+ 拡散領域１４とが接続されている。この
ように、本発明については、抵抗領域部位のＮウエル１
２と拡散抵抗部位のＰ+ 拡散領域１４とを電気的に接続
する形態について特に限定するものではない。
図６の上面図と比較して明らかな如く、破線で示される
符号Ｅの配線部分や符号Ｆの配線部分によっても、Ｎウ
エル１２とＰ+ 拡散領域１４とが接続されている。この
ように、本発明については、抵抗領域部位のＮウエル１
２と拡散抵抗部位のＰ+ 拡散領域１４とを電気的に接続
する形態について特に限定するものではない。
【００３８】又、前述した実施形態については、Ｐ型の
半導体基板上に設けられたＮ型のウエル領域の抵抗領域
部位に、Ｐ+ 型の拡散領域の拡散抵抗部位を形成するこ
とで、集積回路の電子回路に用いる半導体集積回路用抵
抗素子を形成している。しかしながら、本発明はこのよ
うなＰ型の半導体基板上に形成されるものに限定される
ものではない。例えば、Ｎ型の半導体基板上に設けられ
たＰ型のウエル領域の抵抗領域部位に、Ｎ+ 型の拡散領
域の拡散抵抗部位を形成することで、本発明の半導体集
積回路用抵抗素子を形成するようにしてもよい。
半導体基板上に設けられたＮ型のウエル領域の抵抗領域
部位に、Ｐ+ 型の拡散領域の拡散抵抗部位を形成するこ
とで、集積回路の電子回路に用いる半導体集積回路用抵
抗素子を形成している。しかしながら、本発明はこのよ
うなＰ型の半導体基板上に形成されるものに限定される
ものではない。例えば、Ｎ型の半導体基板上に設けられ
たＰ型のウエル領域の抵抗領域部位に、Ｎ+ 型の拡散領
域の拡散抵抗部位を形成することで、本発明の半導体集
積回路用抵抗素子を形成するようにしてもよい。
【００３９】
【発明の効果】以上説明したとおり、本発明によれば、
当該半導体集積回路用抵抗素子に付随して発生してしま
う寄生容量を低減することで、これによって、当該半導
体集積回路用抵抗素子を用いる電子回路の動作速度の向
上等を図ることができるという優れた効果を得ることが
できる。
当該半導体集積回路用抵抗素子に付随して発生してしま
う寄生容量を低減することで、これによって、当該半導
体集積回路用抵抗素子を用いる電子回路の動作速度の向
上等を図ることができるという優れた効果を得ることが
できる。
【図１】従来例の半導体集積回路用抵抗素子の断面図
【図２】前記従来例の上面図
【図３】前記従来例の一部拡大断面図
【図４】前記従来例の等価回路図
【図５】本発明が適用された実施形態の半導体集積回路
用抵抗素子の断面図
用抵抗素子の断面図
【図６】前記実施形態の上面図
【図７】前記実施形態の一部拡大断面図
【図８】前記実施形態の等価回路図
【図９】前記実施形態の変形例の上面図
１…Ｐ基板 １２…Ｎウエル １４…Ｐ+ 拡散領域 Ａ、Ｂ…配線 Ｃ１〜Ｃ３、Ｃａ、Ｃｂ…寄生容量 Ｒａ、Ｒｂ、Ｒｃ…抵抗 Ｖｄｄ…電源電圧
Claims (1)
- 【請求項１】半導体基板上に設けたウエル領域の抵抗領
域部位に形成した拡散領域の、拡散抵抗部位に設けた抵
抗素子電極間の電気抵抗を利用するようにした半導体集
積回路用抵抗素子において、 前記抵抗領域部位を前記拡散抵抗部位に、電気的に接続
するようにしたことを特徴とする半導体集積回路用抵抗
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1359396A JPH09213883A (ja) | 1996-01-30 | 1996-01-30 | 半導体集積回路用抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1359396A JPH09213883A (ja) | 1996-01-30 | 1996-01-30 | 半導体集積回路用抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213883A true JPH09213883A (ja) | 1997-08-15 |
Family
ID=11837507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1359396A Pending JPH09213883A (ja) | 1996-01-30 | 1996-01-30 | 半導体集積回路用抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213883A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3174096A1 (en) * | 2015-11-27 | 2017-05-31 | Nxp B.V. | Diffused resistor |
| CN113791276A (zh) * | 2021-09-16 | 2021-12-14 | 长鑫存储技术有限公司 | 电阻阻值的测试方法 |
| US11709517B2 (en) | 2020-03-12 | 2023-07-25 | Nxp Usa, Inc. | Bias current generator circuit |
-
1996
- 1996-01-30 JP JP1359396A patent/JPH09213883A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3174096A1 (en) * | 2015-11-27 | 2017-05-31 | Nxp B.V. | Diffused resistor |
| CN107068656A (zh) * | 2015-11-27 | 2017-08-18 | 恩智浦有限公司 | 扩散电阻器 |
| US11709517B2 (en) | 2020-03-12 | 2023-07-25 | Nxp Usa, Inc. | Bias current generator circuit |
| CN113791276A (zh) * | 2021-09-16 | 2021-12-14 | 长鑫存储技术有限公司 | 电阻阻值的测试方法 |
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