JPS61156851A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 李発明は、異なるキャパシタンス値を有する複数個のコ
ンデンサを具える集積回路であって、この集積回路は半
導体本体を具えおり、この半導体本体の表面には第１コ
ンデンサ電極の行が互いに並べて配置されており、これ
ら第１コンデンサ電極の各々は誘電体層により第２コン
デンサ電極から分離されており、第１および第２コンデ
ンサ電極は行に配置された基本コンデンサの電極を構成
し、１つ以上の第１１続電極とこれに関連する１つ以上
の第２接続電極との間で異なる個数の基本コンデンサが
互いに接続され、第１および第２コンデンサ電極を相互
接続することにより異なるキャパシタンス値のコンデン
サを形成しており、基本コンデンサの複数の行が同一個
数ｎの第１コンデンサ電極を有し、ｎ個の基本コンデン
サのこれらの行の各々が第１行導体を有し、この第１行
導体により関連の行のｎ個の第１コンデンサ電極のすべ
てを相互接続し、相互接続させた第１コンデンサ電極の
この関連の行が第１接続電極を形成しており、ｎ個の基
本コンデンサのこれらの行の相互接続された第２コンデ
ンサ電極の第１群がこの第１接続電極と関連する第２接
続電極を形成し、ｎ個の基本コンデンサのこれらの行の
相互接続された第２コンデンサ電極の第２群が第３接続
電極を形成している集積回路に関するものである。

このような集積回路は、特開昭５８−１０３１６３号公
報（特願昭５６−２０１６１８号）の明細書および図面
に記載されており既知である。この特開昭５８−１０３
１６３号公報の特に第３図には、１８個の基本コンデン
サを有する行を具えるコンデンサマトリックスが示され
ている。各行の外側の２つの基本コンデンサは擬似コン
デンサを構成している。マトリックスの他のすべての基
本コンデンサの第２コンデンサ電極は共通の第２接続電
極に属しており、前述した擬似コンデンサの第２コンデ
ンサ電極は第３接続電極を構成している。種々の異なる
キャパシタンス値は基本コンデンサの、異なる個数の行
を相互接続し、１６個の基本コンデンサの種々の倍数を
形成することにより得ている。

特にしかし排他的ではなく、集積回路として構成したデ
ジタル−アナログ変換器或いはアナログ−デジタル変換
器においては、異なる大きさのコンデンサがしばしば必
要となり、その製造に高度の精度を必要とする。この場
合、コンデンサの異なるキャパシタンス値の比の精度に
しばしば厳しい条件が課せられる。特に、多数のコンデ
ンサおよびキャパシタンス値の大きな比の双方またはい
ずれか一方を必要とする場合には、特に集積回路に対し
て得られる表面積が制限されていることにより最小のコ
ンデンサにできる限り最小の表面積およびできる限り最
小のコンデンサ値を与える必要がある。コンデンサの寸
法を減少させる可能性には殆どの場合限界があり、製造
に必要とする幾つかの処理と関連する限界は前述した必
要な精度を達成しえなくなるおそれがある。この点で特
に写真食刻および腐食処理と関連するエツジ効果を挙げ
ることができる。更に精度は、ある種の処理を大表面積
に亘って見た場合充分に均一に行うことができないとい
う事実によっても制限させるおそれがある。例えば、絶
縁層を被着する場合、所望の均一の厚さくすなわち全領
域に亘って同じ厚さ）を有する眉の代わりに、場合によ
っては局部的に厚さが多かれ少なかれ徐々に変化する層
が得られるおそれがある。

従って、高精度を得る為には、種々のコンデンサの幾何
学的形状を適当に選択し且つこれらのコンデンサに対し
得られる全表面積内にコンデンサを適切に配置すること
が重要もある。人手しうる文献においては、これらの双
方の点に既に注意が払われている。幾つかの例は、“ジ
ャーナル・オン・ソリッド・ステート・サーキ二イッッ
（Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ）　’　、第５Ｃ−１０巻、第６号（１
９７５年１２月号）の第３７１〜３７９頁、“アイ・イ
ー・イー・イー・トランザクションズ・オン・コミニニ
゛ケーションズ（ＩＢｔｉＢ　Ｔｒａｎｓａｃ−ｔｉｏ
ｎｓ　ｏｎ　Ｃｏｍｍｕｍｉｃａｔｉｏｎｓ）″、第Ｃ
０Ｍ−２７巻、第２号（１９７９年２月号）の第２９６
〜３０４頁および技術論文集“アイ・イー・イー・イー
・インターナショナル・ソリッド・ステート・サーキュ
イγツ・コンフェレンス（■εεεＩｎｔｅｒｎａｔｉ
ｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅＣｉｒｃｕｉｔｓ　
Ｃｏｎｆｅｒｅｎｃｅ）″１９８４年２月の第６４．６
５および３１９頁に開示されている。既知のコンデンサ
回路網の殆どは、しばしばマトリックスに配置された多
数の極準の、すなわち基本のコンデンサより成っており
、異なるキャパシタンス値はそれぞれ適切な個数のこれ
ら基本コンデンサを互いに並列に接続することにより得
ている。従って、特にコンデンサの幾何学的形状が理想
的な形状からずれることによるキャパシタンス値の比に
及ぼす影響が比較的わずかとなる。実際の適用および所
望の精度に依存して、０．２５〜１ｐＦ或いはそれ以上
の値を有するコンデンサ途基本コンデンサとして用いら
れている。この場合、１０２４個の基本コンデンサのマ
ｌ−ＩＪソックス必要とする１０ピットデジタル−アナ
ログ変換器では、コンデンサマトリックスは約２ｍｍ２
或いはそれ以上の表面を占める。

コンデンサ回路網を有する集積回路の適用の可能性のあ
る範囲を広げるか或いはこのような集積回路の製造歩留
りを高めるか或いはこれらの双方を行う為には、キャパ
シタンス値の必要精度およびキャパシタンス値の比の双
方またはいずれか一方が悪影響を受けることなく、可成
り小さな基本コンデンサを用いたコンデンサ回路網を製
造し利用しうるようにすることが極めて重要である。本
発明の目的は特にこの方向での解決策を提供せんとする
にある。

本発明は特に、このようなコンデンサ回路網ではしばし
ば多数の基本コンデンサを有する大きなコンデンサの相
対精度が極めて重要であり、この精度は比較的小さな基
本コンデンサを用いることにより好影響を受けるという
事実の認識を基に成したものである。更に本発明は、１
個または数個のみの基本コンデンサを有する小さなコン
デンサに対しては比較的大きな表面積を用いうる（ただ
しそれにもかかわらずこれによりコンデンサマトリック
ス全体に対して小さな表面積を必要とする程度に基本コ
ンデンサの減少に寄与する限り）という事実の認識を基
に成したものである。

本発明は、異なるキャパシタンス値を有する複数個のコ
ンデンサを具える集積回路であって、この集積回路は半
導体本体を具えおり、この半導体本体の表面には第１コ
ンデンサ電極の行が互いに並べて配置されており、これ
ら第１コンデンサ電極の各々は誘電体層により第２コン
デンサ電極から分離されており、第１および第２コンデ
ンサ電極は行に配置された基本コンデンサの電極を構成
し、１つ以上の第１接続電極とこれに関連する１つ以上
の第２接続電極との間で異なる個数の基本コンデンサが
互いに接続され、第１および第２コンデンサ電極を相互
接続することにより異なるキャパシタンス値のコンデン
サを形成しており、基本コンデンサの複数の行が同一個
数ｎの第１コンデンサ電極を有し、ｎ個の基本コンデン
サのこれらの行の各々が第１行導体を有し、この第１行
導体により関連の行のｎ個の第１コンデンサ電極のすべ
てを相互接続し、相互接続させた第１コンデンサ電極の
この関連の行が第１接続電極を形成しており、ｎ個の基
本コンデンサのこれらの行の相互接続された第２コンデ
ンサ電極の第１群がこの第１接続電極と関連する第２接
続電極を形成し、ｎ個の基本コンデンサのこれらの行の
相互接続された第２コンデンサ電極の第２群が第３接続
電極を形成している集積口′路にふいて、ｎ個の基本コ
ンデンサの第１行で関連の第２接続電極に属する第２コ
ンデンサ電極の個数がｎ個の基本コンデンサのこれらの
行の第２行におけるよりも少なくしたことを特徴とする
。

本発明によれば、ｎ個よりも少ない基本コンデンサのキ
ャパシタンス値を有する小さなコンデンサを基本コンデ
ンサの全マ）　ＩＪソックス一部すなわちサブマトリッ
クスとして構成するのが好ましい。これらの小さなコン
デンサの各々に対し本発明によれば基本コンデンサの行
全体を用いる。基本コンデンサのこの行のうち必要数の
第２コンデンサ電極が第２接続電極に属する。従って、
このマトリックス或いはサブマトリックスの基本コンデ
ンサの全個数は第２接続電極に属する個数よりも可成り
多くしうる。後の説明から明らかとなるように、基本コ
ンデンサの全個数は実際の構成に依存して第２接続電極
に属する基本コンデンサの個数の１０〜２０倍にもしう
る。コンデンサ回路網のこの部分に対しては比較的極め
て大きな表面積を必要とする。しかし、それにもかかわ
らず本発明に至った実験によれば、これまで知られてい
るコ・ンデンサ回路網に比べて可成りの改善が得られる
程度に占有表面積が小さくなるということを確かめた。

コンデンサ回路網の基本コンデンサの所望の基礎的なパ
ターンに関連して、関連の第２接続電極に属するｎ個の
基本コンデンサの第１行の第２コンデンサ電極の各々は
他の接続電極に属する第１行の互いに隣接する第２コン
デンサ電極間に位置している。

本発明による集積回路の重要な好適例では、少なくとも
多数個の基本コンデンサがマトリックスに配置されてお
り、このマトリックスは少なくとも多数個の第１行導体
と、第２コンデンサ電極を相互接続する複数個の列導体
とを有しているようにする。このマトリックスは当該マ
トリックスのすべてのコンデンサを有する中央部分を具
えており、その第１コンデンサ電極は第１接続電極に属
し、第２コンデンサ電極は関連の第２接続電極に属し、
マトリックスの中央部分はマトリックスの外側部分によ
りほぼ完全に囲まれており、この外側部分は中央部分の
第１の側に位置する基本コンデンサの少なくとも２行と
、前記の第１の側とは反対側の中央部分の側に位置する
基本コンデンサのほぼ完全な少なくとも２行と、中央部
分の第２の側に位置する基本コンデンサのほぼ完全な少
なくとも２列と、前記の第２の側とは反対側の中央部分
の側に位置する基本コンデンサのほぼ完全な少なくとも
２列とを有しており、外側部分に属する基本コンデンサ
の第１コンデンサ電極および第２コンデンサ電極の少な
くとも一方が他の接続電極に属しているようにするのが
有利である。この例では、マ）　ＩＪソックス中央部分
が、擬似コンデンサを有する外側部分の縁部によりほぼ
完全に囲まれ、この縁部の幅は少なくとも２つの基本コ
ンデンサの幅である。一方のコンデンサ電極が第１接続
電極に接続され、他方のコンデンサ電極が関連の第２接
続電極に接続されている基本コンデンサは中央部分内に
位置され、マトリックスの外側縁部から比較的大きな距
離にある。従って、製造に必要とする幾つかの処理工程
で生じる縁部効果（エツジ効果）による影響が減少する
。

他の重要な好適列では、ｎ個の基本コンデンサの複数行
がマ）　ＩＪソックス存在してちり、その第１コンデン
サ電極は異なるキャパシタンス値の前記のコンデンサの
うちの１つのコンデンサの第１接続電極に属しており、
列導体の１つ以上がこれらの行の２つ間に位置する領域
で分断部を有しており、従ってこの１つ以上の列導体が
少なくとも２つの互いに分離された部分より成っている
ようにするの好ましい。このように列導体を適当な領域
で分断すると、ｎ個の基本コンデンサの前記の行の第２
コンデンサ電極を比較的簡単に関連の第２接続電極か或
いは他の接続電極に接続することができる。この点で列
導体は１つの分断部のみを有し、分断された列導体が２
部分を以って構成され、これら部分の各々が少な（とも
マトリックスの縁部まで延在するようにするのが好まし
い。

マトリックス、特にその中央部分におけるコンデンサ電
極および導体細条のパターンの規則性を高める為には、
異なるキャパシタンス値の前記のコンデンサの１つ以上
に属する１つ以上の基本コンデンサを有するｎ個の基本
コンデンサの各行が、他の接続電極に接続されている２
つの行導体間に位置しているようにする。このようにす
ることにより、ｎ個の基本コンデンサの関連の行を簡単
に擬似コンデンサの２行間に収容しろる。

本発明による集積回路の他の例では、コンデンサ回路網
が、ｎ個の基本コンデンサの行を複数有し、これらの行
が異なるキャパシタンス値の前記のコンデンサの１個以
上に属する１個以上の基本コンデンサを有し、これら行
の各２つの隣接行間に少なくとも２つの行導体が配置さ
れ、これら行導体が他の接続電極に接続されるようにす
る。これらの２つの行導体により擬似コンデンサの２行
を接続しろる。本例においても列導体が分断部を有し、
これら分断部が前記の２つの行導体間に位置されるよう
にするのが好ましい。

図面につき本発明を説明する。

第１図に示す本発明の第１実施例はデジタル−アナログ
変換器を有する集積回路１０である。この第１図には８
ビツトで符号化したデジタル情報を供給しうる入力端子
１〜８を有する回路図を示す。

これらのデジタル入力信号は多数のＤフリップ・フロッ
プ１１とインバータ回路１２とを経て、コンデンサＣ１
〜Ｃ１□８より成るキャパシタンス回路網を駆動する。

Ｄフリップ・フロップ１１はライン１３を経て適当なり
ロック信号で制御でき、これらＤフリップ・フロップに
はライ゛ン１４を経て非同期リセット信号を供給しうる
。

キャパシタンス回路網は８個のコンデンサより成る列を
有し、これらコンデンサの各々のキャパシタンス値はこ
の列の順番で２倍ずつ増大している。従って、コンデン
サＣ２のキャパシタンス値はコンデンサＣ１のキャパシ
タンス値の２倍である。

コンデンサＣ１□８のキャパシタンス値はコンデンサＣ
６４のキャパシタンス値の２倍で、コンデンサＣ１のキ
ャパシタンス値の１２８倍である。

コンデンサ０１〜Ｃ１２８の、インバータ回路側とは反
対側はライン１５を経て互いに接続するとともに、エミ
ッタホロワとして接続されているトランジスタ１６の信
号入力端に接続する。本例では、トランジスタをエンハ
ンスメント型のｎチャネル電界効果トランジスタとし、
そのドレイン電極は第１電源接続ライン１７に接続し、
ソース電極は例えば適当な抵抗を以って構成した負荷と
して作用する電流源１８を経て第２電源接続ライン１９
に接続する。

この第２電源接続ライン１９は例えば大地のような適当
な基準電位を有する点に接続しうる。アナログ出力信号
は出力端子２０から取出しうる。更にトランジスタ１６
の入力信号に所望に応じ直流電圧成分を加えるようにす
るトランジスタ２１を設けることができる。この目的の
為に接続ライン２２を適当な基準電圧源に接続しうる。

トランジスタ１６の入力端には寄生キャパシタンスＣｐ
が存在していることも示しである。このキャパシタンス
Ｃρの大きさはその可成りの部分がコンデンサ回路網の
構成によって決まる。キャパシタンスＣｐはデジタル−
アナログ変換器の精度には影響を及ぼさないが、アナロ
グ出力信号を減衰せしめる傾向にある。

インバータ回路１２は特にフリップ・フロップ１１の出
力端とコンデンサ０１〜Ｃ１２８との間のバッファとし
て作用し、従ってスリップ・フロップ１１の出力端があ
まりにも大きな負荷状態とならないようにしうる。一般
には、インバータ回路１２の出力端およびフリップ・フ
ロップ１１の出力端の双方またはいずれか一方を、関連
の出力端に接続きれたコンデンサＣ１或いはＣ２〜Ｃ９
２８の寸法に適合せしめ、これらのコンデンサを充分急
速に充電させたり、放電させたりしうる。従って、第１
図は入力端子８を２つのフリップ・フロップ１１および
２つのインバータ回路１２を経て比較的大きなコンデン
サ０１□８に接続するということを一例で示しである。

バッファを必要としない場合には、第１図のインバータ
回路１２を省略しつる。

動作中は、インバータ回路１２の出力端が、入力端子１
〜８に供給されるデジタル情報に依存して第１基準又は
電源電圧に等しいか或いは第２基準又は電源電圧に等し
い電圧をとりうる。本例では、第１基準電圧を例えば約
＋ＩＯＶとし、第２基準電圧を例、えば約０■とする。

コンデンサＣｌ＝ＣＩ２８の各々は、分圧の結果として
、当該コンデンサＣ１或いは０２〜ＣＩ□８の容量値に
正比例するライン１５における信号電圧と、寄生キャパ
シタンスＣｐおよびコンデンサＣ３〜Ｃ１２８のキャパ
シタンス値の合計に反比例する関連のインバータ回路１
２の出力電圧とに寄与する。従って、出力端子２０にお
ける出力信号は、所定の最小値と所定の最大値との間を
２５５の電圧ステップに分割した中で、入力端子１〜８
に供給されるデジタル情報によって決まる値の電圧をと
りうる。

既知のように、容量性のデジタル−アナログ変換器は多
くの利点を有する。これらの変化器は特にオーディオお
よびビデオ分野に、また測定機器に用いることができる
。しかし、これらのデジタル−アナログ変換器には、基
準のすなわち標準のコンデンサの必要数が変換すべきデ
ジタル信号のビット数の増大に応じて指数関数的に増大
するという欠点がある。従って、集積化構造では、コン
デンサ回路網に必要とする共通半導体本体の表面積がし
ばしば許容しえない程度に大きくなり、或いは種々のコ
ンデンサのキャパシタンス値間の比があまりにも不正確
となり、アナログ出力信号が入力端子に供給されるデジ
タル情報を信頼的に表すものとはならなくなったり、或
いはこれらの双方が起こったりする。

集積回路１０はキャパシタンス値の異なる数個のコンデ
ンサ０１〜Ｃ１□８を有しており、この集積回路は半導
体本体３０（第２〜５図）を有し、この半導体本体の表
面には第１コンデンサ電極３１の行が並ベて配置され、
これら第１コンデンサ電極３１の各々は誘電体層３３に
より第２コンデンサ電極３２から分離されている。第１
および第２コンデンサ電極３１および３２は行に配置さ
れた基本コンデンサ３１゜３３、３２の電極を構成し、
異なるキャパシタンス値を有するコンデンサ０１〜Ｃ１
□８を形成する為に、第１コンデンサ電極３１および第
２コンデンサ電極３２を相互接続することにより異なる
個数の基本コンデンサ３１．３３．３２を１個以上の第
１接続電極とこれに関連する１個以上の第２接続電極と
の間で互いに並列に接続する。後の説明から明らかとな
るように、本例における基本コンデンサの各行は２０個
の基本コンデンサ３１．３３．３２を有する。第２図の
平面図はすべての行を示しておらず、更に図示の行は完
全には示していない。

基本コンデンサの数個の行はｎに等しい同じ個数の第１
コンデンサ電極３１を有し、ｎ個の基本コンデンサ３１
．３３．３２のこれらの行の各々は第１列導体３１ａを
有し、この第１列導体３１ａにより関連の行のｎ個の第
１コンデンサ電極３１を相互接続し、第１コンデンサ電
極３１のこの関連の行が第１接続電極３４を構成する。

本例では、第１接続電極３４を関連の行の第１コンデン
サ電極３１を有する導体細条３１，３１ａの形態とする
。

ｎ個の基本コンデンサ３１．３３．３２の上述した行の
相互接続された第２コンデンサ電極３２の第１群は前記
の第１接続電極３４と関連する第２接続電極３５を構成
する。本例におけるこの第２接続電極３５は多数個の導
体細条３２．３２ａを有し、これら導体細条の各々は、
第２コンデンサ電極３２の列の、すべての或いは少なく
とも多数個の第２コンデンサ電極３２を有する。列方向
に延在するこれら導体細条３２．３２ａは、行方向に延
在し且つ第２接続電極とも関連する他の導体細条３６に
より相互接続されている。

ｎ個の基本コンデンサ３１．３３．３２のこれらの列の
、相互接続された第２コンデンサ電極３２の第２群は第
３接続電極３７を構成する。本例におけるこの第３接続
電極３７も列方向に延在する多数の導体細条３２．３２
ａを有しており、これらの各々は第２コンデンサ電極３
２の列の、すべての或いは少なくとも多数個の第２コン
デンサ電極３２を有する。これらの導体細条３２．３２
ａは他の導体細条３８により相互接続されている。

本発明によれば、ｎ個の基本コンデンサ３１．３３゜３
２の行のうちの第％１の行においては、関連の第２接続
電極３５に属する第２コンデンサ電極３２の個数をｎ個
の基本コンデンサ３１．３３．３２のこれらの行のうち
の第２の行におけるよりも少なくする。本例ではすべて
のコンデンサ０１〜Ｃ１□８が共通第２接続電極３５を
有する。

前述したように本例では基本コンデンサの行の各々が２
０個の基本コンデンサ３１．３３．３２を有する。

下から３番目の行として第２図に示す行では、これら基
本コンデンサ３１．３３．３２のうちの１個のみが共通
接続電極３５に接続されている。この行の残りの１９個
の基本コンデンサ３１．３３．３２は第３接続電極３７
に接続されている。下から６番目の行として第２図に示
す行では、２つの基本コンデンサ３１゜３３、３２が第
２接続電極３５に接続されている。これらの２つの基本
コンデンサのうち１個のみが第２図に示されている。以
下、第９番目の行では４個の基本コンデンサ３１．３３
．３２が第２接続電極３５に接続され、第１２番目の行
では８個の基本コンデンサがこの第２接続電極に接続さ
れている。下から上に数えて第１７番目の行から第３１
番目の行までの各々の行では、１６個の基本コンデンサ
３１．３３．３２が第２接続電極３５に接続されている
。これらの行のうち第２図には第１７番目から第２４番
目までの行のみが示されている。

本例のコンデンサマ）　ＩＪソックス全体は１４行の下
側サブマトリックスと１９行の上側サブマトリックスと
より成っており、第２接続電極３５に属する導体細条３
６はこれら２つのサブマトリックス間で行方向に延在し
ている。これらサブマトリックスの各々は２０の列を有
している。

下側のサブマトリックスは第１図のコンデンサＣ，，Ｃ
２，Ｃ，およびＣ８ををしており、上側のサブマトリッ
クスは第１図のコンデンサＣ１６＋Ｃ３□、Ｃ６４およ
びＣ１□８を有している。この目的の為に、上側のすブ
マ）　ＩＪフックスは１行の接続電極３４が導体細条３
９に接続され、２行の接続電極３４が導体細条４０に接
続され、４行の接続電極が導体細条４１に接続され、８
行の接続電極が導体細条４２に接続されている。

第２図には更にインバータ回路１２のうちの４つが示さ
れている。これらのインバータ回路は本例ではＣＭ　Ｏ
Ｓ技術で既知のようにして構成する。例えば、半導体本
体３０は主としてｎ型材料より成る珪素本体とする。こ
の半導体本体中には、多数個のｐ型半導体領域５０を形
成する（第４および５図）。

更に、半導体本体３０を厚肉絶縁層５１で被覆し、この
厚肉絶縁層には集積回路の活性領域を通常のようにして
制限する凹所を設ける。この絶縁層５１の下側の半導体
表面には多量のドーピングしたチャネル遮断領域（チャ
ネルストッパ）を設けることができる。この場合、これ
らチャネル遮断領域はｎ型表面領域５２とｐ型半導体領
域５０に属するｐ型表面領域５３とする。

活性領域内にはｎおよびｎチャネルトランジスタを形成
する。ｎチャネルトランジスタはｎ型ソース領域５４と
ｎ型ドレイン領域５５とを有しており、ｎチャネルトラ
ンジスタはｎ型ソース領域５６とｎ型ドレイン領域５７
とを有している。ｎおよびｎチャネルトランジスタは導
体細条５８より成る絶縁ゲート電極を有している。これ
ら導体細条５８はインバータ回路の電気信号入力端をも
構成する。

ｎ型ソース領域５４およびｎ型ソース領域５６は導体細
条５９および６０をそれぞれ経て、最も負の電源電圧に
対する電源接続ラインおよび最も正の電源電圧に対する
電源接続ラインにそれぞれ接続する。

導体細条５９は多量にドーピングしたｐ型表面領域６３
によりｐ型半導体領域５０にも接続する。導体細条６０
は多量にドーピングしたｎ型表面領域６４により半導体
本体３９のｎ型部分に接続する。

インバータ回路の電気信号出力端は導体細条６１を以っ
て構成し、これら導体細条６１の各々はｎ型ドレイン領
域５７およびｎ型ドレイン領域５５を互いに接続すると
ともに基本コンデンサの行の、１個以上の第１接続電極
３４に接続する。

異なる半導体領域や導体細条は必要とする個所で中間絶
縁層により互いに分離する。これらの絶縁層には孔６２
をあけ、これらの孔内で異なる導体細条を互いに或いは
半導体領域に電気的に接続する。このような孔６２を第
２図に破線で示しである。

第１実施例によるコンデンサ回路網を再度第６図に平面
図で線図的に示しである。このコンデンサ回路網は行お
よび列に配置され基本コンデンサを構成する交点のマト
リックスを有している。この第６図においても、第２図
の導体細条３１．３１ａおよび３２．３２ａがそれぞれ
行方向および列方向に延在している。行方向に延在して
いる前記の導体細条は、コンデンサ０１〜Ｃ１２８のう
ちの１つのコンデンサの第１接続電極に属する導体細条
７０と擬似コンデンサの第１接続電極に属する導体細条
７１とに区別しろる。列方向に延在している導体細条は
、分断されており少なくとも２部分７２ａおよび７２ｂ
より成る導体細条７２と、分断されておらず擬似コンデ
ンサの第２コンデンサ電極を有する導体細条７３とに区
別しろる。隣接する導体細条７３はこれらの端部で相互
接続しうる。第６図における黒丸は異なる層に配置され
ている導体間の電気接続を示す。

これらに対応する第２図の領域には孔６２を示しである
。

比較的多数の擬似コンデンサを有するということが本発
明の特徴である。この多数の擬似コンデンサはまず第１
には、コンデンサ回路網の小さい方のコンデンサ０１〜
Ｃ８の各々に対し基本コンデンサの１打金体を用いてい
るという事実によるものである。小さい方のこれらのコ
ンデンサＣ，−Ｃ，は第２接続電極に属する導体細条３
６の下に位置するサブマトリックス内に位置する。関連
の４つの導体細条７０の各々は２０個の交点より成る行
を有しており、行の開始端および終了端の双方でそれぞ
れ２つの交点が擬似コンデンサに属している。行当たり
のこれら４つの擬似コンデンサ（これら擬似コンデンサ
は導体細条３６の上に示すサブマトリックスの各行にも
存在する）は第１図の回路線図には示していない。行当
たりの残りの１６個の交点のうち、１個、２個、４個お
よび８個の交点がコンデンサ自〜Ｃ８にそれぞれ属し、
残りの１５個、１４個、１２個および８個の交点は第１
図にＣ’　Ｉｓ、ｃ　’　１４＋Ｃｔ１□およびＣ／８
でそれぞれ示す擬似コンデンサに属する。このように交
点を擬似コンデンサに属する交点と擬似コンデンサに属
さない交点とに分けるのは、本例では下側のサブマ）　
ＩＪックス内の１６個の導体細条７２を適当な領域で分
断し、これらの導体細条７２の各々が２部分７２ａ　′
Ｊ６よび７２ｂを有するようにすることにより行う。部
分７２ａは導体細条７０と相俟ってコンデンサ０１〜自
２８に属する交点を形成し、部分？２ｂは導体細条７０
と相俟ってＭ似コンデンサＣ′１５〜Ｃ’ｓ　に属する
交点を形成する。

関連の第２接続電極３５に属するｎ個の基本コンデンサ
の第１行の第２コンデンサ電極の各々は他の接続電極３
７に属す乞この第１行の２つの隣接する第２コンデンサ
電極３２間に位置させるのが好ましい。本例では、この
他の接続電極は導体細条３８をも属する第３接続電極と
する。しかし、集積回路には、互いに分離された或いは
第３接続電極から分離された或いはこれらの双方の分離
が行われた１個以上の他の接続電極を設けることもでき
る。

本例では、下側のサブマ）　ＩＪックス内で各導体細条
７２ａを導体細条７３および導体細条７２ｂ間或いは２
つの導体細条７２ｂ間の導体細条７０の行の領域に位置
させる。

小さな方のコンデンサＣ３〜Ｃ８に対して用いた基本コ
ンデンサの第１行の各々においては、これらのコンデン
サ０１〜Ｃ８の関連の第２接続電極３５に属する第２コ
ンデンサ電極３２は関連の行に亘って規則的に分布させ
、導体細条７２における分断部も（サブ）マトリックス
に亘って規則的なパターンに応じて分布させるようにす
るのが有利である。

これらの分断部は、導体細条７２のうち部分７２ａがサ
ブマトリックスの一方の側で少なくともサブマトリック
スの縁部まで延在し、部分７２ｂが上記の側とは反対側
に位置するサブマ）　ＩＪフックス側でサブマトリック
スの縁部まで延在し、これらの部分７２ａおよび？２ｂ
の双方を電気接続用−のサブマトリックスの縁部でアク
セスしうるように配置する。

このことは、導体細条７２の各々においてサブマトリッ
クス内に多くとも１つの分断部が存在するということを
意味する６ 本発明による集積回路の重要な好適実施例においては、
異なるキャパシタンス値の１個以上の前記のコンデンサ
に属する１個以上の基本コンデンサを有する基本コンデ
ンサの各行く第１および第２行の各々）を、他の接続電
極に且つ好ましくは第３接続電極３７に接続された２つ
の行導体７１間に配置する。本例ではこれらの隣接する
行導体７１の各々がｎ個の擬似コンデンサの行の第１コ
ンデンサ電極３１を有する。

異なるキャパシタンス値の１個以上の前記のコンデンサ
に属する１個以上の基本コンデンサを有するｎ個の基本
コンデンサの２つの隣接行（第１および第２行）間、す
なわち下側のサブマトリックスの２つの隣接する行導体
７０間には、少なくとも２つの行導体７１を配置し、列
導体７２の分断部をこれら２つの行導体７１間に位置せ
しめうるようにし、或いは１つの行導体７０とこれに隣
接するｌっの行導体７１との間に少なくとも位置せしめ
る必要がないようにするのが有利である。これらの２つ
の隣接行導体７１は第２および６図に示すようにこれら
の端部で相互接続せしめうる。

本例の変形例では、２つの隣接する行導体７１を幅が大
きな１つの行導体と置換え、列導体７２における分断部
をこのような幅広の行導体の幅内に形成しうるようにす
ることができる。従ってこの場合、部分７２ａおよび７
２ｂの双方の対向端部がこの幅広行導体の上或いは下ま
で延在する。

下側のサブマ）　ＩＪフックスこのサブマトリックスの
すべての基本コンデンサを有する中央部分を具えており
、その第１コンデンサ電極３１は第１接続電極３４に属
し、第２コンデンサ電極３２は第２接続電極３５に属し
ている。このサブマトリックスの中央部分はこのサブマ
トリックスの外側部分によりほぼ完全に囲まれており、
この外側部分は中央部分の第１の側に位置する２つのほ
ぼ完全な基本コンデンサ行と、前記の第１の側とは反対
側の中央部分の側に位置する２つのほぼ完全な基本コン
デンサ行とを有している。この場合、サブマトリックス
の上側に位置する行導体７１を有する２つの行と、サブ
マトリックスの下側に位置する行導体７１を有する２つ
の行が当てはまる。更に、外側部分は中央部分の第２の
側に位置する２つのほぼ完全な基本コンデンサ列と、前
記の第２の側とは反対側の中央部分の側に位置する少な
くとも２つのほぼ完全な基本コンデンサ列とを有してい
る。この場合、サブマｌ−ＩＪソックス左側に位置する
列導体７３を存する２つの列と、サブマ）　ＩＪソック
ス右側に位置する列導体７３を有する２つの列とが当て
はまる。サブマトリックスの外側部分に属する基本コン
デンサの、少なくとも第１コンデンサ電極３１或いは第
２コンデンサ電極３２が他の接続電極３７に接続されて
いる。本例では、サブマ）　ＩＪソックス外側部分は、
２つのコンデンサの幅を有し擬似。

コンデンサより成る縁部を有している。

上側のサブマ）　ＩＪソックスその上側と下側との双方
に２つの行導体７１を有している。このサブマトリック
スの左側および右側の双方には２つの列導体７３が配置
されている。従って、上側のサブマトリックスも、２つ
のコンデンサの幅を有し擬似コンデンサより成る縁部を
有している。

従って、全体としてのマトリックスもこのマトリックス
の中央部分をほぼ完全に囲む外側部分を、２つの基本コ
ンデンサの幅を有する縁部として具えている。

（サブ）マトリックスははその下側および上側に３つの
行導体７１を設け、少なくともこれらの側で縁部が３つ
の擬似コンデンサの幅を有する縁部の形態となるように
するのが好ましい。マトリックスの境界の悪影響はこれ
らの側では縁部から１番目のコンデンサにおいて特に著
しいものとなり、縁部から２番目のコンデンサにおいて
も多分現れるも、列に対し平行に延在する境界は回路網
のほぼすべてのコンデンサに可成りの悪影響を及ぼす。

従って、領域の点で許されれば、縁部全体を３つの擬似
コンデンサの幅を有する周縁縁部の形態とするのが良い
。この場合、第１コンデンサ電極が第１接続電極に属し
、第２コンデンサ電極が第２接続電極に属する基本コン
デンサが、２つの擬似コンデンサの幅を有する縁部の場
合よりも関連のマトリックスの外側縁部から更に遠くに
位置する。

従って、製造に際して用いるいくかつの処理中に生じマ
トリックスの縁部付近に位置する基本コンデンサのキャ
パシタンス値を偏移させるおそれのあるエツジ効果によ
る悪影響が一層低減化される。

上側のサブマトリックスの上側では列導体７２の部分？
２ａが少なくとも実際上、上側の行導体７１の上側縁ま
で延在する。下側のサブマトリックスがその下側で閉じ
るのと同様に、上側のサブマトリックスもその上側で閉
じることができる。この場合、列導体７２の各々は上記
の上側で第３部分を有し、これらの第３部分はこの上側
で下側のサブマトリックスの下側における部分７２ｂと
同様に相互接続し、且つこれらの第３部分は、実際に第
６図の上側に示す第３接続電極３７の部分と同じ位置に
あり行方向に延在する接続部を経て結合させる。

この変形例におけるすべての列導体７２は第２の分断部
を有し、これらの第２の分断部はすべて実質的に第６図
の上側に示す２つの行導体７１間に位置させる。

上述したあらゆる手段の目的は、コンデンサマトリック
スをできるだけ規則的に構成することにある。これらの
手段の各々がこの目的に寄与する。

特に、小さい方のコンデンサＣ１〜Ｃ８に属する基本コ
ンデンサは擬似コンデンサを構成するほぼ同一の基本コ
ンデンサによりできるだけ完全に囲む。

電気的な点からすれば、マトリックスの擬似コンデンサ
を３種類に副分割しうる。第１の擬似コンデンサはコン
デンサ０１〜ＣＩ□８のうちの１つのコンデンサの第１
接続電極３４に属する第１コンデンサ電極３１を有する
。第１の種類のこれら擬似コンデンサの第２コンデンサ
電極３２は第３接続電極３７或いは少なくとも他の接続
電極に属する。この第１の種類の擬似コンデンサは本例
の場合導体細条７３および導体細条７２ｂと導体細条７
０との交点を以って構成され゛る。特に、第１図のコン
デンサＣ／８〜Ｃ′１５の一部を形成する基本コンデン
サは、第１の種類の擬似コンデンサに属する。第２の種
類の擬似コンデンサは第２接続電極３５に属する第２コ
ンデンサ電極３２を有する。第２の種類のこれら擬似コ
ンデンサの第１コンデンサ電極３１は第３接続電極３７
或いは少なくとも他の接続電極に接続されている。この
種類の擬似コンデンサは本例では導体細条７２ａと導体
細条７１との交点を以って構成される。本例ではこれら
擬似コンデンサは第１図のキャパシタンスＣｐに寄与す
るものである。第３の種類の擬似コンデンサは基本コン
デンサを以って構成されており、これらの第１コンデン
サ電極３１および第２コンデンサ電極３２は双方共第３
接続電極或いは少なくとも他の接続電極に属している。

本例では、これらのコンデンサは導体細条７３および導
体細条７２ｂと導体細条７１との交点である。

第６図のコンデンサマトリックスは全部で６６０個の基
本コンデンサを有している。下側のサブマトリックスは
２８０個の基本コンデンサを有する。

これら２８０個の基本コンデンサのうち２６５個が擬似
コンデンサである。上側のサブマトリックスは３８０個
の基本コンデンサを有する。上側のサブマトリックスの
擬似コンデンサの個数は１４０である。

擬似コンデンサの個数がこのように掻めて多いにもかか
わらず、第１実施例のコンデンサマトリックスの全キャ
パシタンス値は実際例では５．２ｐＦよりも小さかった
。コンデンサ０１〜Ｃ１□８のキャパシタンス値の合計
は約２ｐＦにすぎない。コンデンサマトリックスは釣鉤
０７ｍｍ２の表面積を占めた。２０行２０列の他の３つ
のサブマトリックスを追加することにより、１０ビツト
のアナログ−デジタル変換器に対するコンデンサ回路網
を得ることができる。

このように拡張したコンデンサマトリックスの全キャパ
シタンス値は約１５ｐＦである。この拡張したコンデン
サマトリックスに対しては約０．２ｍｍ”の表面積を必
要とするだけである。或いはこのような拡張したコンデ
ンサマトリックスを、例えば３６個の交点の１７行を有
するコンデンサＣ１〜Ｃ１Ｇに対するサブマトリックス
と、３６個の交点の３５行を存するコンデンサ０３□〜
Ｃ５１２に対するサブマトリックスとを以って構成する
こともできる。この構成（７）　場合モ、コンデンサマ
トリックスに必要とする表面積は約０．２印２であり、
全キャパシタンス値は約１５ｐＦである。このような拡
張コンデンサマトリックスは約８５０個の擬似コンデン
サを有しているという事実にかかわらず、必要とする表
面積はいかなる擬似コンデンサも有さない前記の技術論
文集“インターナショナル・ソリッド・ステート・サー
キュイγツ・コンフェレンス″から既知のコンデンサマ
トリックスの場合の約１０分の１である。これは、本発
明を用いることにより基本コンデンサを極めて小さな寸
法にでき、しかもそのキャパシタンス値を可成り小さく
、例えば約８・１Ｏ−３ｐＦにでき、それにもかかわら
ずキャパシタンス値の実現比を必要とする高精度にしう
るということが確かめられたという事実によるものであ
る。

第１〜６図に示す集積回路は、ドーピングや堆積処理、
酸化、写真食刻処理およびエツチング技術のような半導
体技術において既知の方法によって完全に製造しうる。

例えば、出発材料はｎ型珪素本体とすることができ、こ
の珪素本体はｎ型基板の上に固有抵抗が約４Ω・ｃｍｌ
で配向が＜　ｉ、００　＞のｎ型エピタキシアル層を形
成したものを以って構成できる。この本体３０の表面に
は約５ｈｍの厚さの酸化珪素層と約１５Ｏｒ＋＋ｎの厚
さの窒化珪素層とを被着する。

この窒化珪素層にパターンを形成した後、例えば砒素を
ｎ型チャネルストッパ５２に対してイオン注入しうる。

次に、ｐ型半導体領域５０およびｎ型チャネルストッパ
５３に対するドーピングを行う際のマスクとして作用す
るフォトラッカパターンを設ける。例えば、約４・１０
１２イオン／ａｍ２のドーズ量、約１５０ＫｅＶのエネ
ルギーおよび約１．５　　・１０”イオン／ｃｍ２のド
ーズ量、３０〜４０ＫｅＶのエネルギーで硼素をイオン
注入する。最初のイオン注入はフォトラッカ層で被覆さ
れていない窒化珪素パターンの部分によってマスクせず
、これに対し２番目のイオン注入はこの部分によりマス
クする。

フォトラフカバターンを除去した後、例えば約１２００
℃での高温処理を酸化用の雰囲気中で行い、この処理中
にフィールド酸化物５１を形成する。次　　　・に、通
常のようにして厚さが約０．４μｍの多結晶或いは無定
形の珪素層を堆積することができ、これには堆積中或い
はその後に又は双方で燐をドーピングする。この堆積し
た珪素層から導体細条３２゜３２ａを得る。こられの導
体細条は例えば約５μｍの幅とし、これら細条の相対距
離も約５μｍとしうる。

次に、窒素珪岩バ多−ンおよびその下側の酸化物を除去
し、新たな酸化物層を熱処理により形成する。次に、導
体細条３２．３２ａに例えば約１３０ｎｍの厚さの酸化
物層を被覆する。回路のトランジスタに対する為の領域
においては、この新たな酸化物層がゲート誘電体として
作用する。

その後、再び厚さが約０．４μｍで燐をドーピングした
多結晶或いは無定形の珪素層を形成する。

この珪素層から導体細条３１．３１ａおよびゲート電極
５９を得る。導体細条３１，３１ａの幅は例えば約５μ
ｍとする。導体細条３１．３１ａの相対距離は約５μｍ
としうる。

ｎ型ソース領域５４、ｎ型ドレイン領域５５およびｎ型
領域６４に対するドーピングはフォトラッカマスクを用
いて行いうる。例えば約２・１０１５イオン／ｃｍ２の
ドーズ量、約１５０ＫｅＶのエネルギーで砒素をイオン
注入する。このドーピングによるドーパントはフォトラ
ッカマスクを除去した後に約１１００℃の温度で半導体
本体３０内に更に拡散せしめることができる。

ｎ型ソース領域５６、ｐ型ドレイン領域５７およびｐ型
頭域６３に対しては新たなフォトラッカマスクを用いて
硼素をイオン注入しろる。適切なドーズ量は約３．６・
１０′４イオン／ｃｍ２であり、適切なイオン注入エネ
ルギーは例えば約４０ＫｅＶである。ｐチャネルトラン
ジスタのしきい値電圧の調整用のイオン注入も同じフォ
トラッカマスクを用いて行うことかできる。この目的の
為に、例えば硼素を約１８０ＫｅＶのエネルギー、約３
−１０”イオン／ｃＩ１１２のドーズ量でイオン注入し
うる。

厚さを例えば約０．８μｍとした例えば酸化珪素より成
る絶縁層６５を短時間の酸化処理により堆積しうる。集
積回路のこの表面安定化を改善する為に、この酸化珪素
層の頂部層に例えば燐をドーピングしうる。このドーピ
ングの前或いは後又はその双方で約１０００℃での熱処
理を行い、この処理中に特にイオン注入硼素を半導体本
体内に更に拡散させるようにすることができる。

次に、必要とする窓６２をあけ、アルミニウム、その他
の適当な導電層を堆積する。この導電層から通常のよう
にして導体細条３６．３８．３９〜４２および５１〜６
１を得ることができる。導体細条のこのパターン上には
例えば酸化珪素或いは窒化珪素又はその双方より成る他
の絶縁層（図示せず）を所望に応じて設けることができ
る。

上述した処理工程により通常のようにして多数の集積回
路を１個の共通珪素ウェファ内に形成しろる。この共通
珪素ウェファを通常のようにして個別の珪素本体３０内
に細分割した後、得られた集積回路を通常のようにして
容器内に装着しうる。

上述した集積回路においては、基本コンデンサの表面積
は約２５μｍ２であり、キャパシタンスは約７．５　　
・１０−３〜８　・１０−’ｐＦである。上述した８ビ
ットデジタル−アナログ変換器の非直線は約０．２５１
ｓｂ　　（最下位ビット；　１ｅａｓｔ　５１ｇｎ１ｆ
ｉｃａｎｔ　ｂｉｔ）であった。これから明らかなよう
に、得られるキャパシタンス比は、極めて小さなキャパ
シタンス値を有する基本コンデンサを用いているにもか
かわらす高精度を有する。従って、比較的多数の擬似コ
ンデンサを有するコンデンサマトリックスにおける基本
コンデンサの上述した配置によれば、比較的小さな表面
積で驚くほど高精度のコンデンサ回路網を得ることがで
きることが判る。

第１実施例のデジタル−アナログ変換器については、コ
ンデンサを同じ速度で充電させたり放電させたりしなけ
れば、正或いは負のピークが生じるおそれがあるという
ことに注意すべきである。

この点で、コンデンサに接続されたフリップ−フロップ
１１或いはインバータ回路１２の出力端は、これらの異
なる出力端すべてに生じる信号の立上がり縁および立下
がり縁がクロック信号に対しほぼ同じ遅延時間を有し、
更に立上がり時間が立下がり時間にほぼ等しくなるよう
に構成するのが好ましい。所望に応じ、不所望な信号ピ
ークはデジタルーアナログ変換器の出力信号を濾波する
ことによりこの出力信号から除去することができる。信
号ピークを制限する他の方法を第７図に示す。キャパシ
タンス値の大きい方のコンデンサｃｇａ　〜Ｃ１□８は
個別に駆動されるコンデンサに細分し、その各々が３２
個の基本コンデンサのキャパシタンス値を有するように
する。この個別の駆動の為に、多数のフリップ−フロッ
プ１１およびインバータ回路１２を追加する。更に、入
力端子１〜８および接続ライン１３および１４を、ＮＡ
ＮＯゲート８Ｌ　ＮＯＲゲート８２およびインバータ回
路１２を以って通常のようにして構成しろる論理回路網
８０を経てフリップ−フロップ１１に接続する。論理回
路網８０は、供給されるデジタル情報がわずかに変化す
る場合、例えば１２７から１２８に移る場合、コンデン
サマトリックス内に生じる電荷の変化が制限されるよう
に構成する。この電荷の変化は多くともコンデンサＣ３
２の充電（或いは放電）およびコンデンサＣ３〜自。

の放電（或いは充電）に相当する。これに対し、第１図
に示す回路配置では、１２７から１２８への前述した移
りに対し、コンデンサＣ１□８が充電され、コンデンサ
ＣＩ”Ｃ６４が放電される。従って、第７図の回路を用
いることにより、デジタル−アナログ変換器の出力信号
中に生じるおそれのあるピークの最大値が可成り制限さ
れる。

第７図に示す回路の場合、コンデンサマトリックスに接
続されたインバータ回路１２或いはフリップ−フロップ
１１の出力端のすべてが同数の基本コンデンサを負荷と
するという他の利点が得られる。

従って、これらのインバータ回路１２或いはフリップ−
フロップ１１は相対的に異なる容量負荷に適合させる必
要がない。すなわち、これらを互いに等しくでき、従っ
て特にデジタル−アナログ変換器の出力信号中に生じる
おそれのあるピークと関連して望ましい等しい立上がり
および立下がり時間をより一層容易に実現しうる。

本発明による集積回路においては、コンデンサマトリッ
クスが必ずしもデジタル−アナログ変換器の一部を構成
するようにする必要はない。アナログ−デジ々ル変換器
およびスイッチングコンデンサ回路のような異なるキャ
パシタンス値のａｔ個のコンデンサを有する他の回路も
本発明を用いて集積化しろる。また前述した２のべきと
は全く異なるキャパシタンスもコンデンサマトリックス
を用いて実現しうる。更に、多数の互いに分離された第
１すなわち入力接続電極３４および共通の第２すなわち
出力接続電極３５０代わりに、共通の入力接続電極およ
び互いに分離された出力接続電極を設けることができる
。また、コンデンサマトリックスが複数個の互いに分離
した入力接続電極および複数個の互いに分離した出力接
続電極を有するようにすることもできる。実際の場合に
は、どの列を選択するかは集積化される回路に依存する
。この場合、コンデンサマトリックスの幾何学的トポロ
ジーをコンデンサの所望の電気的配置および所定のキャ
パシタンス比の双方またはいずれか一方に適合させるの
が望ましい。

第８および９図は他の幾何学的トポロジーの例を示す。

これらの例では、蕃第１接続電極３４が２つの相互接続
導体細条３１．　ａｉａを有し、これら導体細条は第１
コンデンサ電極３１を有する。更に、列方向（図面では
縦方向）に延在する導体細条３２゜３２ａが存在し、こ
れらの導体線条件の各々は１個以上の第２コンデンサ電
極３２を有する。図面を簡単とする為に、第８および９
図のコンデンサマトリックスには６個以下の基本コンデ
ンサ３１．３３Ｐ３２より成る行を示しである。擬似コ
ンデンサは各行の両端に存在する。これらの擬似コンデ
ンサの第２コンデンサ電極３２は第３接続電極３７に接
続する。

多数のこれら接続電極３７は他の導体細土３８を経て互
いに接続する。残りの第２コンデンサ電極３２は一部分
に対して第３ｔ＊続電極３７に接続し、他の部分に対し
て第２接続電極３５に接続する。接続電極３５は他の導
体細条３６を経て互いに接続する。第８および９図には
、第６図と同様に、導体細条のどの層に異なる導体細条
が設けられているかを示しである。導体細条３５．３７
および３２．３２ａは下側の第１層に位置し、導体細条
３４および３１．３１＆は第１層から絶縁された第２層
に位置し、導体細条３６および３８は第１層および第２
層から絶縁された第３層に属する。更に中間の絶縁層に
数個の孔（窓）６２が示されている。

第８図はキャパシタンス比を１：２：４：８：８とした
５つのコンデンサを示す。第８図において導体細条３６
を省略すると、図示のコンデンサマトリックスの上側部
分はキャパシタンス比を１：２とした２つのコンデンサ
を有し、これらのコンデンサは互いに分離された第１接
続電極３４および共通第２接続電極３５を有する。これ
らの２つのコンデンサを以って直列回路を構成しうる。

更に、これに匹敵でき、最小のキヤバシスタン値の４倍
のキャパシタンス値を有する５つのコンデンサを具える
直列回路をコンデンサマトリックスの残りの部分に設け
る。

第９図は、キャパシタンス比１：２：４：８とした４つ
のコンデンサを示す。第９図において、。

導体細条３６を省略する場合、これら４つのコンデンサ
の各々は分離した第１接続電極３４および分離した第２
接続電極３５を有する。

従って、第８および９図は、コンデンサマトリックスの
幾何学的トポロジーを回路配置に対して比較的わずかに
変更させるだけでコンデンサの全く異なる構成を達成し
うるということを示している。

本発明は上述した実施例に限定されず、幾多の変更を加
えつること明らかである。集積回路はＣＭＯ８技術の加
りにＮＭ口Ｓ或いはＰＭ口Ｓ技術でも構成しうる。更に
、上述したコンデンサ回路網を以って、導体細条および
接続電極が例えばアルミニウムのような適切な導電性材
料の２層中に設けられているバイポーラ集積回路の一部
分を構成することができる。この場合第２図の導体細条
３１．３１ａおよび３４は導体細条３６．５９．６０お
よび６１と同じ層中に設けることができ、導体細条３８
〜４２は導体細条３２．３２ａと同じ層に設けることが
できる。更に、前述した珪素の行および列導体を完全に
或いは部分的に適切な珪化物と置換えるか或いはこの珪
化物に変換せしめることができる。行導体と、列導体と
、コンデンサ電極とは同じ材料から或いは少なくとも類
似の材料から造るのが好ましい。しかし、行導体および
列導体に、例えばドーピングされている領域および珪酸
化表面領域の双方またはいずれか一方の形態で、半導体
本体中の関連のコンデンサ電極を設けたり、半導体本体
に被着した導電層から、関連のコンデンサ電極をそれぞ
れ有する列導体および行導体のみを形成することができ
る。ドーピングされた前記の領域は半導体本体３０の導
電型とは逆の導電型とすることができる。これらの領域
はドーピングされた領域５０に匹敵しうる１個以上の領
域内に設けることもできる。この場合、例えば上記の匹
敵しうる領域とこれに隣接する半導、鉢本体の部分との
間のｐｎ接合を所望に応じ短絡し、不所望なトランジス
タ効果を無くすようにすることができる。しかし所望に
応じ、寄生トランジスタ効果およびその他の寄生効果の
双方またはいずれか一方を抑圧する他の通常の解決策を
用いることもできる。このような例では、特に、ドーピ
ングされた領域のドーピング濃度によりコンデンサの最
大許容動作電圧およびこの動作電圧の極性の双方または
いずれか一方を制限するおそれがある。

上述した例では、コンデンサ電極を有する導体細条はこ
られの長さ全体に亘り同じ幅を有する。

コンデンサマトリックスを所望通りにコンパクトにする
為にはこのような例が好ましい。しかし、所望に応じ、
例えば基本コンデンサのキャパシタンス値を増大させる
為には、導体細条が°コンデンサ電極３１．３２の領域
で幅広部分を有するようにすることができる。

また半導体本体は絶縁基板上に延在する単結晶半導体層
から形成することもできる。この場合、コンデンサマ）
　ＩＪフックス半導体層上に或いは半導体層内に或いは
その双方に形成することができ、または絶縁基板上に直
接設けることができる。更に、トランジスタおよび抵抗
のような集積回路の回路素子は再結晶しうる多結晶半導
体層中に完全に或いは部分的に既知のようにして形成す
ることもできる。

上述した例では他の材料を用いることができる。

例えば珪素の代わりにゲルマニウム或いはＡ１１ｌ−Ｂ
Ｖ化合物のような他の半導体を用いることができる。ま
た熱の発生により得た酸化物層の代わりに堆積酸化物層
或いは例えば窒化珪素層を用いることができる。また、
酸化物層および窒化物層の双方またはいずれか一方の代
わりに酸化アルニウム層のような他の適当な絶縁層を用
いることができる。更に、絶縁層は異なる絶縁材料の数
個の副層或いはこのような異なる絶縁材料の混合物を以
って構成することができる。例えば、オキシ窒化物層を
用いることができる。基本コンデンサの誘電体は完全に
或いは部分的に窒化珪素を以って構成することができ、
しかもこの材料の誘電率を比較的高くするのが有利であ
る。

本発明を用いることにより一般に、互いに異なるキャパ
シタンス値を有し、これらのキャパシタンス値の比が比
較的正確で、キャパシタンス値の絶対値が比較的小さな
集積回路が得られる。従って、集積化コンデンサに必要
とする面積が比較的小さいばかりでなく、一般にコンデ
ンサマトリックスの電力消費が比較的わずかとなる。こ
のように電力消費量がわずかであるということは特に有
利なことである。その理由は、集積回路全体として最大
許容電力消費量により半導体本体の最大許容温度の点で
集積回路の設計者に設計の点で多かれ少なかれ重大な制
限を与える為である。更に、コンデンサマトリックス中
で生じるピーク電流が比較的小さくなり、従って集積回
路の他の部分中に妨害が生じにくくなる。更に、コンデ
ンサマトリックス中の導体細条は比較的短く、従ってこ
れら導体細条中の単位長さ当たりの直列抵抗値はこれに
より動作速度をあまり制限することなく比較的大きくす
ることができる。

【図面の簡単な説明】

第１図は、コンデンサ回路網を有する本発明による集積
化デジタル−アナログ変換器を示す回路図、 第２図は、第１図の回路を有する集積化デジタル−アナ
ログ変換器の一部を示す線図的平面図、第３〜５図は、
第２図のｍ−ｍ線、ｒＶ−ｒＶ線および■−■線上を断
面とする線図的断面図、第６図は、第１〜５図に示す集
積回路のコンデンサ回路網を示す線図的平面図、 第７図は、第１図に示す集積化デジタル−アナログ変換
器の変形例を示す回路図、 第８図は、本発明による集積回路の他の例の一部、すな
わちコンデンサ回路網を表す部分を示す線図的平面図、 第９図は、本発明による集積回路の更に他の例のコンデ
ンサ回路網の一部を示す線図的平面図である。 １〜８・・・入力端子　　１０・・・集積回路１１・・
・Ｄフリップ−フロップ １２・・・インバータ回路 １７・・・第１電源接続ライン １８・・・電流源 １９・・・第２電源接続ライン ２０・・・出力端子　　　　３０・・・半導体本体３１
・・・第１コンデンサ電極 ３１ａ・・・第１列導体 ３２−・・第２コンデンサ電極 ３３・・・誘電体層　　　　３４・・・第１接続電極３
５・・・第２接続電極 ３６、３８〜４２．５８〜６１．７０〜７３・・・導体
細条３７・・・第３接続電極　　５０・・・半導体領域
５１・・・厚肉絶縁層（フィールド酸化物）５２・・・
ｎ型表面領域（チャネルストッパ）５３、６３・・・ｐ
型表面領域（チャネルストッパ）５４・・・ｎ型ソース
領域 ５５・・・ｎ型ドレイン領域 ５６・・・ｐ型ソース領域 ５７・・・ｐ型ドレイン領域 ６２・・・窓　　　　　　　６４・・・ｎ型領域８０・
・・論理回路網　　　８１・・・ＮＡＮＤゲート８２・
・・ＮＯＲゲート

Claims (1)

1. 【特許請求の範囲】 １、異なるキャパシタンス値を有する複数個のコンデン
   サを具える集積回路であって、この集積回路は半導体本
   体を具えおり、この半導体本体の表面には第１コンデン
   サ電極の行が互いに並べて配置されており、これら第１
   コンデンサ電極の各々は誘電体層により第２コンデンサ
   電極から分離されており、第１および第２コンデンサ電
   極は行に配置された基本コンデンサの電極を構成し、１
   つ以上の第１接続電極とこれに関連する１つ以上の第２
   接続電極との間で異なる個数の基本コンデンサが互いに
   接続され、第１および第２コンデンサ電極を相互接続す
   ることにより異なるキャパキタンス値のコンデンサを形
   成しており、基本コンデンサの複数の行が同一個数ｎの
   第１コンデンサ電極を有し、ｎ個の基本コンデンサのこ
   れらの行の各々が第１行導体を有し、この第１行導体に
   より関連の行のｎ個の第１コンデンサ電極のすべてを相
   互接続し、相互接続させた第１コンデンサ電極のこの関
   連の行が第１接続電極を形成しており、ｎ個の基本コン
   デンサのこれらの行の相互接続された第２コンデンサ電
   極の第１群がこの第１接続電極と関連する第２接続電極
   を形成し、ｎ個の基本コンデンサのこれらの行の相互接
   続された第２コンデンサ電極の第２群が第３接続電極を
   形成している集積回路において、ｎ個の基本コンデンサ
   の第１行で関連の第２接続電極に属する第２コンデンサ
   電極の個数がｎ個の基本コンデンサのこれらの行の第２
   行におけるよりも少なくしたことを特徴とする集積回路
   。 ２、特許請求の範囲第１項に記載の集積回路において、
   関連の第２接続電極に属するｎ個の基本コンデンサの第
   １行の第２コンデンサ電極の各々は他の接続電極に属す
   る第１行の互いに隣接する第２コンデンサ電極間に位置
   していることを特徴とする集積回路。 ３、特許請求の範囲第１項又は第２項に記載の集積回路
   において、少なくとも多数個の基本コンデンサがマトリ
   ックスに配置されており、このマトリックスは少なくと
   も多数個の第１行導体と、第２コンデンサ電極を相互接
   続する複数個の列導体とを有していることを特徴とする
   集積回路。 ４、特許請求の範囲第３項に記載の集積回路において、
   前記のマトリックスは当該マトリックスのすべてのコン
   デンサを有する中央部分を具えており、その第１コンデ
   ンサ電極は第１接続電極に属し、第２コンデンサ電極は
   関連の第２接続電極に属し、マトリックスの中央部分は
   マトリックスの外側部分によりほぼ完全に囲まれており
   、この外側部分は中央部分の第１の側に位置する基本コ
   ンデンサの少なくとも２行と、前記の第１の側とは反対
   側の中央部分の側に位置する基本コンデンサのほぼ完全
   な少なくとも２行と、中央部分の第２の側に位置する基
   本コンデンサのほぼ完全な少なくとも２列と、前記の第
   ２の側とは反対側の中央部分の側に位置する基本コンデ
   ンサのほぼ完全な少なくとも２列とを有しており、外側
   部分に属する基本コンデンサの第１コンデンサ電極およ
   び第２コンデンサ電極の少なくとも一方が他の接続電極
   に属していることを特徴とする集積回路。 ５、特許請求の範囲第３項又は第４項に記載の集積回路
   において、ｎ個の基本コンデンサの複数行がマトリック
   スに存在しており、その第１コンデンサ電極は異なるキ
   ャパシタンス値の前記のコンデンサのうちの１つのコン
   デンサの第１接続電極に属しており、列導体の１つ以上
   がこれらの行の２つ間に位置する領域で分断部を有して
   おり、従ってこの１つ以上の列導体が少なくとも２つの
   互いに分離された部分より成っていることを特徴とする
   集積回路。 ６、特許請求の範囲第５項に記載の集積回路において、
   前記の１つ以上の列導体の各々がマトリックス内で１つ
   の分断部を有し、従って２部分より成っており、これら
   ２部分の各々が少なくともマトリックスの縁部まで延在
   していることを特徴とする集積回路。 ７、特許請求の範囲第１項〜第６項のいずれか１項に記
   載の集積回路において、異なるキャパシタンス値の前記
   のコンデンサの１つ以上に属する１つ以上の基本コンデ
   ンサを有するｎ個の基本コンデンサの各行が、他の接続
   電極に接続されている２つの行導体間に位置しているこ
   とを特徴とする集積回路。 ８、特許請求の範囲第１項〜第７項のいずれか１項に記
   載の集積回路において、ｎ個の基本コンデンサの複数行
   が存在し、これらの行は異なるコンデンサ値の前記のコ
   ンデンサの１つ以上に属する１つ以上の基本コンデンサ
   を有し、他の接続電極に接続された少なくとも２つの行
   導体がこれら複数行の各２つの隣接行間に延在している
   ことを特徴とする集積回路。 ９、特許請求の範囲第７項又は第８項に記載の集積回路
   において、これら２つの行導体の各々がｎ個の基本コン
   デンサの行の第１コンデンサ電極を相互接続しているこ
   とを特徴とする集積回路。