KR0134779B1 - 집적 회로용 고전압 캐패시터 및 이의 제조방법 - Google Patents

집적 회로용 고전압 캐패시터 및 이의 제조방법

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엔. 라이스 머래트
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Abstract

내용 없음.

Description

집적 회로용 고전압 캐패시터 및 이의 제조 방법
제1도는 BiCMOS 공정에 사용한 전형적인 저전압 캐패시터의 측단면도.
제2도는 깊은 N+ 영역을 사용하여 고전압 캐패시터를 형성하는 제1 단계의 측단면도.
제3도는 깊은 N+ 영역을 사용하여 고전압 캐패시터를 형성하는 제2단계의 측단면도.
제4도는 두꺼운 산화물 폴리실리콘-폴리실리콘 캐패시터를 형성하는 제1단계의 측면도.
제5도는 두꺼운 산화물 폴리실리콘-폴리실리콘 캐패시터를 형성하는 제2단계의 측단면도.
제6도는 두꺼운 산화물 폴리실리콘-폴리실리콘 캐패시터를 형성하는 제3단계의 측단면도.
제7도는 깊은 N+ 영역을 사용한 고전압 캐패시터의 제2 실시예의 측단면도.
제8도는 깊은 N+ 영역을 사용한 고전압 캐패시터의 제3 실시예의 측단면도.
제9도는 깊은 N+ 영역을 사용한 고전압 캐패시터의 제4 실시예의 측단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 저전압 캐패시터 12,14,70,74,82,86,92,98,102 : 플레이트
16,80 : 산화물층 18,90 : 질화물층
22 : PMOS 트랜지스터 24 : NMOS 트랜지스터
26 : NPN 트랜지스터 28 : 제1에피택시층
30 : P+ 기판 32,34 : N+DUF(막 하부 확산)
36 : 제2에피택시층 38,40 : N 우물 영역
42 : N+콜렉터 44 : 베이스 영역
46 : 필드산화물영역 48 : 게이트 산화물
50,52 : 게이트 58 : N형 소오스/드레인 영역
59 : PMOS 백게이트 접촉부 60: P형 소오스/드레인 영역
61a : NMOS 백게이트 접촉부 61b: NPN 베이스 접촉부
62 : N형 에미터 영역 64,72,84,88,94 : 고전압 캐패시터
66 : N+ 영역 78 : 포토레지스터 마스크
89 : 패드 산화물
본 발명은 일반적으로 집적 회로(integrateed circuit)에 관한 것으로, 특히 고전압 캐패시터(high voltage capacitor)에 관한 것이다.
이제, 대부분의 집적 회로 공정(Process)은 1개의 회로 상에 집적되기 위한 디지탈 및 아날로그 기능 모두를 제공한다. 전형적으로는, 아날로그 및 디지탈 장치 모두를 제공하기 위해 병합 바이폴라(merged bipolar)-CMOS (이하에, BiCMOS라 함) 공정이 사용된다. 디지탈 설계는 캐패시터를 거의 필요로 하지 않으라, 아날로그 설계는 종종 캐패시터를 사용한다.
지금까지, BiCMOS 공정은 한 종류의 유용한 캐패시터, 통상적으로 저전압, 높은 값의 캐패시터만을 제조하였다. 그러나, 20V 내지 30V 범위 내의 전압을 취급할 수 있는 고전압 캐패시터로 아날로그 기능을 지원하는 것이 종종 필요하다.
중요한 점은, 고전압 캐패시터를 형성하는데 사용되는 공정이 바이폴라 및 MOS 장치의 특성 뿐만 아니라 저전압 캐패시터에 영향을 주지 않아야 한다는 것이다. 그렇지 않으면, 회로 설계시에 표준 셀(standard cell)을 사용하지 못하게 될 것이다. 표준 셀은 여러 응용에 사용될 수 있는 보조 회로(subcircuit)이므로, 설계시간을 감소시키고 신뢰도(reliability)를 증가시킨다.
그러므로, 산업분야에서는, 다른 장치의 특성을 변화시키지 않고서 집적 회로 상에 제조될 수 있는, BiCOMS 및 그 외의 다른 공정에 사용하기 위한 고전압 캐패시터가 필요하다.
본 발명에 따르면, 집적 회로에 사용하기 위해 다른 캐패시터에 관련된 결점 및 문제점을 상당히 제거시키거나 방지시키는 캐패시터가 제공된다.
본 발명의 제1 실시예에서, 고전압 및 저전압 캐패시터는 동일한 공정 단계로 제조된다. 고전압 및 저전압 캐패시터의 제1 플레이트(plate)는 얇은 산화물층(thin oxide layer) 및 얇은 질화물(nitride)층으로 덮인다. 포토레지스트(photoresist)층은 저전압 캐패시터 위에 배치되고 에칭(etch)은 고전압 캐패시터와 관련된 질화물층을 통해 수행된다. 후속 가열 사이클은 고전압 캐패시터의 노출된 산화물층 상에 열산화물 성장을 야기시키어, 두꺼운 절연(insulation)영역을 발생시킨다. 제2 플레이트는 구조물을 완전하게 하기 위해 고전압 및 저전압 캐패시터 위에 형성된다.
제2 실시예에서는, 제1 플레이트로서 N형 영역을 갖고 있고 제2 플레이트로서 폴리실리콘 또는 그외의 다른 도전 물질을 갖고 있는 캐패시터가 제공된다. 열산화물은 플레이트들 사이에서 절연체(insulator)로서 작용하기 위해 N영역 위에 성장된다. 고농도로 도우프된(doped) N+ 영역 위의 산화물은 저농도로 도우프된 P-에피택시(epitaxy)층 또는 N 우물(Nwell) 위의 산화물 보다 신속하게 성장되므로, MOS 게이트 산화물에 영향을 주지 않고서 캐패시터용의 두꺼운 절연체 영역을 제공하는데, 이것은 CMOS 성능을 유지하는데 중요하다.
선택적으로, 제2 캐패시터 실시예 내의 산화물층은 제1 캐패시터 실시예에 사용한 가열 사이클과 동시에 제2 가열 사이클의 영향을 받게 될 수 있으므로, 두꺼운 유전(dielertric)층을 갖고 있는 고전압 캐패시터를 발생시킨다. 또한, 질화물층은 유전체의 두께를 증가시키기 위해 산화물층 위에 형성될 수 있다.
캐패시터 를레이트로서 N형 영역을 사용하는 캐패시터의 다른 실시예에서, 필드(field) 산화물 영역의 형성 중에 반도체의 표면을 마스크(mask)하기 위해 사용한 패드(pad) 산화물 및 질화물층은 유전체로서 N형 영역 상에 남게 되고, 폴리실리콘 플레이트가 그 위에 형성된다. 필드 산화물 마스크용으로 사용한 질화물층이 일반적으로 저전압 캐패시터 내에 사용한 질화물층 보다 두껍기 때문에, 고전압 가능성이 제공된다.
캐패시터 플레이트로서 N형 영역을 사용하는 캐패시터의 또다른 실시예에서는, 제1 유전층이 N형 영역 위에 형성되고, 그 다음 폴리실리콘 플레이트가 제1 유전체 위에 놓이며, 제2 유전층이 폴리실리콘 플레이트 위에 놓이고, 제2 폴리실리콘 플레이트가 제2 유전층 위에 놓인다. 전압은 N형 영역 및 제2 플레이트에 접속되어, 중간(intermediate) 플레이트가 부동(float) 상태로 되게 하는데, 그 이유는 이것이 N형 영역 및 제2 플레이트로부터 전기적으로 절연되어 있기 때문이다.
이 구조는 2개의 스택된(stacked) 캐패시터를 효율적으로 발생시키는데, 한 캐패시터에 걸린 전압은 전체 구조에 걸린 전압 미만으로 된다. 그러므로 개개의 캐패시터가 항복(break down)되기 전에 높은 전압이 인가될 수 있다.
본 발명의 캐패시터는 고전압 및 저전압 캐패시터가 능동(active) 장치의 성능에 영향을 주지 않으면서 실제로 동일한 공정 단계로 형성될 수 있도록 하는 장점을 갖고 있다.
본 발명의 구조 및 장점을 완전히 이해하기 위해서, 첨부 도면에 관련해서 기술한 다음 설명을 참조하겠다.
본 발명의 양호한 실시예는 여러 도면의 동일 및 대응 부분에 동일 번호를 사용한 제1도 내지 제9도를 참조함으로써 가장 잘 이해하게 된다.
제1도는 BiCMOS 공정에 사용된 것과 같은 종래 기술의 저전압 캐패시터를 도시한 것이다. 저전압 캐패시터(10)는 산화물층(16) 및 질화물층(18)에 의해 제2 플레이트(14)와 분리된 제1 플레이트(12)를 포함한다.
저전압 캐패시터(10)는 본 명세서에 참고문헌으로 관련된 허터(Hutter) 등에 의한 고전압 병합 바이폴라/ CMOS 기술이란 제목의 계류 중인 미합중국 출원번호 제120,558호에 상세히 기술한 BiCMOS 공정의 실시예에 도시되어 있다.
BiCMOS 공정은 PMOS 트랜지스터(22), NMOS 트랜지스터(24) 및 NPN 트랜지스터(26)를 발생시킨다. BiCMOS 공정은 공정 중에 CMOS 트랜지스터(22 및 24)의 특성 변경을 방지시킨다.
양호한 공정 순서에서, 제1 P-에피택시층(28)은 P+기판(30) 상에 형성된다.
제1 P-에피택시층(28)은 PMOS 장치(22) 및 NPN 장치(26) 하부에 각각 N+ DUF(막 하부 확산)(32 및 34)를 정하기 위해 산화되고 패턴화 된다. 제2 P-에피택시층(36)은 제1 P-에피택시층(28) 위에 형성된다. N 우물 영역(38 및 40)은 PMOS(22) 및 NPN(26) 장치를 각각 수용하기 위해 제2 P-에피택시층(36) 내에 형성된다. N+ 콜렉터(collector, 42)는 N 우물 영역(40) 내에 형성된다.
베이스 영역(44)는 N 우물(40) 내로 확산되고 필드 산화물 영역(46)은 장치들 사이에 성장된다. 게이트 산화물(48)은 구조물의 표면 위에 성장된다. 제1 폴리실리콘층은 웨이퍼(wafer)의 표면 상에 피착되고, PMOS 트랜지스터(22) 및 NMOS 트랜지스터(24)의 게이트(50 및 52)와 저전압 캐패시터(10)의 제1 플레이트(12)를 형성하기 위해 도우프되고, 패턴화되며 에칭된다. 레벨간(inter-level) 산화는 제1 플레이트(12) 뿐만 아니라 게이트(50 및 52) 위에 얇은 산화물층(16)을 형성하기 위해 사용된다. 질화물층(18) 및 제2 플레이트(14)는 저전압 캐패시터(10)를 완전하게 하기 위해 형성된다. 이어서, NMOS 트랜지스터(24)의 N형 소오스/드레인(source/drain) 영역(58)이 PMOS 백게이트 접촉부(backgate contact,59)를 따라 형성되고, PMOS 트랜지스터(22)의 p형 소오스/드레인 영역(60)이 NMOS 백게이트 접촉부(61a) 및 NPN 베이스 접촉부(61b)를 따라 형성된다. 그 다음에는 N형 에미터 영역(62)가 발생한다.
캐패시터의 값은 그 영역 및 절연 물질의 유전 상수 (constant)에 정비례하고, 유전체의 두께에 반비례한다. 소정 구조물의 캐패시턴스를 계산하기 위한 공식은,
C=(ematl/ tmatl) * Acap
인데, 여기에서
ematl= 절연체의 유전상수
tmatl= 절연체의 두께
Acap= 캐패시터 영역
이다.
여러가지 물질의 전형적인 유전 상수는, 산화물(3.9eo), 및 질화물(7.5eo)인데, 여기에서,eo는 8.85×10-14F/cm와 동일한 자유 공간의 유전율(Permittivity)이다.
통상적인 목표는 바람직한 캐패시턴스 값을 달성할 때 캐패시터의 영역을 최소화시키는 것이기 때문에, 유전체 두께를 감소시키거나 높은 유전 상수를 갖고 있는 절연체를 사용함으로써 높은 캐패시턴스 값이 달성될 수 있다.
유전체 양단에 안전하게 배치될 수 있는 최대 전압은 유전체 두께 tmatl에 정비례한다. 전압이 항복 전압을 초과하면, 유전체는 파열되어, 캐패시터들의 플레이트들 사이이 단락(short) 및 장치의 큰 고장(catastrophic failure)을 유도하게 된다.
제2도 내지 제6도에 예시된 본 발명의 고전압 캐패시터는 특히 상술한 BiCMOS 공정 및 그외의 다른 유사한 공정에 사용하기에 적합하다.
BiCMOS 공정과 호환성 있는 고전압 캐패시터의 한 실시에는 제2도 및 제3도에 도시되어 있다. N+ 고전압 캐패시터(64)는 NPN 트랜지스터(26)용의 N+콜렉터 영역(42)을 형성하기 위해 사용한 공정 단계에서 발생될 수 있는 N+ 영역(66)을 사용하여 형성된다. 이어서, 필드 산화물 영역(46)이 제1도와 관련하여 기술한 바와 같이 형성된다. 본 발명의 중요한 형태에서, 캐패시터 유전체(68)가 게이트 산화물(48)과 동시에 형성될 수 있다. N+ 영역(66) 위의 산화물 성장은 N+ 물질로 고농도로 도우프되지 않은 영역 위의 산화물 보다 신속한 비율로 성장한다. 그러므로, N+ 고전압 캐패시터(64)를 형성할 때, 높은 캐패시터 전압을 허용하나 게이트 산화물(48)의 두께에 영향을 주지 않게 하기 위해 두꺼운 산화물(68)이 얻어진다.
제3도는 제2 플레이트(70)가 캐패시터 유전체(68) 위에 형성되는 N+ 고전압 캐피시터(64)의 제2 발생 단계를 도시한 것이다. 제2 플레이트(70)는 저전압 캐패시터(10)의 제1 플레이트(12)를 실시하기 위해 사용한 동일한 폴리실리콘층으로부터 형성될 수 있다. 그러므로, 본 발명의 이 실시예는 게이트 산화물(48)의 두께에 영향을 주지 않고, 부분적으로 능동 장치(22,24 및 26)의 동작 특성을 결정하는, 두꺼운 산화물을 갖고 있는 고전압 캐패시터를 실시하는 장점을 갖고 있다. 또한, N+ 영역(66)이 N+ 콜렉터(42)와 관련하여 형성될 수 있고, 캐패시터 유전체(68)가 게이트 산화물(48)과 관련하여 형성되며, 제2 플레이트(70)가 저전압 캐패시터(10)의 제1 플레이트(12)와 관련하여 형성되기 때문에, N+ 고전압 캐패시터(64)가 부수적인 마스킹 단계없이 형성될 수 있다.
제4도 내지 제6도는 저전압 캐패시터(10)와 관련된 두꺼운 산화물 고전압 캐패시터(72)의 다른 실시예를 도시한 것이다. 저전압 캐패시터의 제1 플레이트(12)는 고전압 캐패시터(72)의 제1 플레이트(74)와 동일한 단계에서 형성된다. 전형적으로, 이것은 필드 산화물 영역(46) 위에 폴리실리콘의 층을 피착하고, 플레이트(12 및 74)를 형성하기 위해 폴리실리콘을 도우핑하고, 패턴화하며 에칭하는 단계를 포함한다.
이어서, 얇은 산화물층(16)이 플레이트(12 및 74) 위에 형성되고 질화물층(18)이 구조물의 표면위에 형성된다. 포토레지스트 마스크(78)는 고전압 캐패시터(72)의 제1 플레이트(74) 위의 질화물층(18)의 일부분을 노출시키기 위해 패턴화되고 에칭된다.
제5도를 참조하면, 질화물층(18)의 노출부 위에서 에칭이 수행되어, 아래에 얇은 산화물층(16)의 윈도우(window)를 형성한다.
제6도를 참조하면, 열 산화가 수행되므로, 윈도우 내에 두꺼운 산화물 영역(80)을 발생시키게 된다. 질화물층(18)은 다른 곳에서의 산화물 성장을 금지시킨다.
이어서 저전압 캐패시터(10)의 제2 플레이트(14) 및 고전압 캐패시터(72)의 제2 플레이트(82)가, 전형적으로 제2 폴리실리콘층을 패턴화하고 에칭함으로써, 동일한 공정 스텝에서 형성된다.
N+ 고전압 캐패시터(64)의 변화는 제2도 및 제3도에 기술된 공정과 제4도 내지 제6도에 기술된 공정을 조합함으로써 달성될 수 있다는 것을 알 수 있다. N+ 고전압 캐패시터의 한 선택적인 실시예는 두꺼운 산화물 영역 (80)이 고전압 캐패시터(72)와 관련하여 형성됨과 동시에 캐패시터 유전체(68)가 제2 열산화를 받게 함으로써 얻어질 수 있다. 그러므로, N+ 고전압 캐패시터(64)의 두 형태가 상이한 전압 및 용량값 특성을 갖고 있는 것으로 1개의 집적 회로 상에 제공될 수 있다. 이 선택적인 N+ 고전압 캐패시터의 제2 플레이트는 폴리실리콘의 제2 층을 패턴화하고 에칭함으로써 저전압 캐패시터(10)의 제2 플레이트를 따라 형성될 수 있다.
N+ 고전압 캐패시터(64)의 다른 실시예는 제7도에 도시되어 있다. 고전압 캐패시터(84)는 제2도 및 제3도와 관련하여 기술한 바와 같이 캐패시터의 제1 플레이트용의 N+ 영역(66) 및 캐패시터 유전체(68)을 사용한다. 그러나, 고전압 캐패시터(84)는 저전압 캐패시터(10)에 관련하여 또한 사용된 질화물층(18)이 캐패시터 유전체(68) 및 제2 플레이트(86) 사이에 형성된다는 것이 N+ 고전압 캐패시터(64)와 상이하다. 제2 플레이트(86)는 제2 폴리실리콘층을 사용하여 저전압 캐패시터(10)의 제2 플레이트(14)와 관련하여 형성될 수 있다.
제8도는 N+ 고전압 캐패시터(64)의 다른 실시예를 도시한 것이다. 고전압 캐패시터(88)는 이것의 제1 플레이트용으로 N+영역(66)을 사용하여 패드 산화물(89) 및 캐패시터 유전체용의 질화물층(90)을 사용한다. 제2 플레이트(92)는 MOS장치의 게이트(50 및 52)와 저전압 캐패시터(10)의 제1 플레이트(12)를 형성하기 위해 사용한 제1 폴리실리콘층으로부터 형성될 수 있다.
제8도의 질화물층은 필드 산화물 영역(46)을 선택적으로 성장시키기 위해 패드 산화물층(89) 위에 배치된다. 이 질화물층은 통상적으로 필드 산화물 영역(46)의 형성 후에 제거된다. 그러나, 질화물층의 제거에 앞서 N+영역(42) 상부에 놓인 질화물층 부분을 마스킹함으로써 캐패서터(88)의 질화물층(90)이 부수적인 질화물 피착없이 형성될 수 있다. 필드 산화물 영역(46)을 정하기 위해 사용한 질화물층이 일반적으로 저전압 캐패시터(10)에 사용한 질화물층(18)보다 두껍기 때문에, 최종 캐패시터는 제7도에 도시한 캐패시터(84)의 전압 보다 높은 전압을 허용하게 된다.
제9도는 다른 N+ 고전압 캐패시터(94)를 도시한 것이다. 이 캐패시터는 제1 유전층(96)에 의해 덮여진 이것의 제1 플레이트로서 N+ 영역(66)을 사용한다. 중간 플레이트(98)는 제1 유전층(96) 위에 배치되고 제2 유전층(100)에 의해 덮여진다.
제2 플레이트(102)는 제2 유전층 (100)의 상부에 형성된다. 이 구조물은 2개의 캐패시터, 즉 N+ 영역(66) 및 중간 플레이트(98)로 구성되는 제1 캐패시터, 및 중간 및 제2 플레이트로 구성되는 제2 플레이트를 발생시킨다.
2개의 캐패시터를 서로의 상부 상에 스택함으로써, 고전압 구조물이 형성될 수 있다. 전기 접촉부는 N+영역(66) 및 제2 플레이트(102)에 형성되어, 중간 플레이트(98)가 부동 상태로 될 수 있게 한다. 부동 플레이트는 N+ 영역(66) 및 제2 플레이트(102)의 전압 레벨들 사이에 전압 레벨을 유지하게 된다. 그러므로, 소정의 1개의 캐패시터에 걸림 전압은 전체 구조물에 걸린 전압 이하로 되어, 각각의 캐피시터 중 1개의 캐패시터가 전기적으로 파열되기 전에 높은 인가 전압을 허용하게 된다.
중간 플레이트(98)는 저전압 캐패시터(10)의 제1 플레이트(12)와 관련하여 형성될 수 있는데, 전형적으로는 제1 폴리실리콘층으로 형성된다. 제2 플레이트(102)는 제2 폴리실리콘층으로, 저전압 캐패시터(10)의 제2 플레이트(14)와 관련하여 형성될 수 있다. 제1 유전층(96)은 N+ 영역(66) 및 폴리실리콘 중간 플레이트(98) 사이의 도전을 방지시키기에 적합한 소정의 물질로 형성될 수 있고, 제2 유전층(100)은 폴리실리콘 중간 플레이트(98) 및 제2 플레이트(102) 사이의 도전을 방지시키기에 적합한 소정의 물질로 형성될 수 있다.
그러므로, 용량값 및 전압 특성을 변화시키는 6개의 캐패시터가 1개의 집적 회로 상에 형성될 수 있다. BiCMOS 공정에 관련하여 사용될 때, 공정의 약간의 변형이 캐패시터를 추가시키기 위해 실시될 필요가 있다. 특히, 집적 회로에 캐패시터를 추가시키면 CMOS 장치의 특성을 변화시키는 원리 CMOS의 가열 사이클 및 게이트 산화물 두께의 변화가 필요없게 된다. 부수적으로, 고전압 캐패시터의 형성은 저전압 캐패시터의 특성을 변화시키지 않는다.
본 발명의 양호한 실시예를 상세히 기술하였으나, 첨부된 특허 청구 범위에 의해 정해진 바와 같은 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러가지로 변경, 대체 및 변화시킬 수 있다는 것을 알 수 있다.

Claims (21)

  1. 집적 회로에 사용하기 위한 고전압 캐패시터에 있어서, N+ 영역으로 구성되는 제1 캐패시터 플레이트, 도전층으로 구성되어 상기 제1 캐패시터 플레이트 위에 놓인 제2 캐패시터 플레이트, 상기 제1 및 제2 플레이트들 사이에 형성된 산화물층, 및 상기 제1 및 제2 플레이트들 사이에 형성되어 상기 산화물층 위에 놓인 질화물층으로 구성되는 것을 특징으로 하는 고전압 캐패시터.
  2. 제1항에 있어서, 상기 산화물층이 열 산화물층인 것을 특징으로 하는 고전압 캐패시터.
  3. 제1항에 있어서, 상기 도전층이 폴리실리콘층으로 구성되는 것을 특징으로 하는 고전압 캐패시터.
  4. 제1항에 있어서, BiCMOS 공정에서 사용될 때, 상기 열산화물층이 CMOS 장치용의 게이트 산화물층과 동시에 형성되는 것을 특징으로 하는 고전압 캐패시터.
  5. 반도체 표면 부분을 갖고 있는 기판 상에 고전압 및 저전압 캐패시터를 형성하는 방법에 있어서, 상기 반도체 표면 상에 각각의 고전압 캐패시터와 저전압 캐패시터용의 제1 플레이트를 형성하고, 상기 제1 플레이트 위에 산화물 영역을 형성하며, 상기 산화물 영역 위에 질화물층을 형성하고, 상기 고전압 캐패시터의 플레이트 위에 놓인 상기 질화물층의 일부분을 제거하며, 상기 제거된 질화물에 의해 노출된 영역을 열적으로 산화시키어 상기 고전압 캐패시터 위에 두꺼운 산화물층을 발생시키기 위해 열 사이클을 실행하고, 상기 제1 플레이트 위에 제2 플레이트를 형성하는 단계들을 포함하고, 상기 저전압 캐패시터의 플레이트가 상기 산화물층과 질화물층에 의해 분리되고 상기 고전압 캐패시터의 플레이트가 두꺼운 산화물층에 의해 분리되는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 제1 플레이트를 형성하는 상기 단계가 폴리실리콘층을 패턴화하고 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 제2 플레이트를 형성하는 상기 단계가 폴리실리콘층을 패턴화하고 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제5항에 있어서, 상기 제1 플레이트와 상기 반도체 표면사이에 산화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제5항에 있어서, 산화물 영역을 형성하는 상기 단계가 상기 각각의 제1 플레이트 위에 산화물을 열적으로 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. NPN 및 MOS 장치의 형성에 관련된 반도체 표면 부분을 갖고 있는 기판 상에 고전압 캐패시터를 형성하는 방법에 있어서, N+영역으로 구성되는 고전압 캐패시터의 제1 플레이트를 형성하고, 상기 MOS 장치를 수용하기 위해 상기 N+ 영역 및 다른 영역 위에 산화물층을 열적으로 성장시키며, 고전압 캐패시터와 관련된 산화물층의 부분 위에 제 2 플레이트를 형성하는 단계를 포함하고, 최종 산화물 성장은 상기 다른 영역에 관련된 상기 N+ 영역 위에서 두껍게 되는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제1 플레이트 위에 놓인 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 질화물층이 상기 산화물층 위에 성장되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 질화물층의 일부분을 제거하는 단계 및 상기 노출된 산화물층 상에 산화물을 열적으로 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제10항에 있어서, 저전압 캐패시터를 형성하는 단계를 포함하고, 제2 플레이트를 형성하는 상기 단계는 상기 고전압 캐패시터의 제2 플레이트 및 상기 저전압 캐패시터의 제1 플레이트를 정하기 위해 폴리실리콘층을 형성하고 상기 폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제10항에 있어서, 저전압 캐패시터를 형성하는 단계를 포함하고, 제2 플레이트를 형성하는 상기 단계는 상기 고전압 캐패시터의 제2 플레이트 및 상기 저전압 캐패시터의 제2 플레이트를 정하기 위해 폴리실리콘층을 형성하고 상기 폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제10항에 있어서, 고전압 캐패시터의 제1 플레이트를 형성하는 상기 단계는 상기 일부 NPN 장치들용의 N+ 콜렉터 영역을 형성함과 동시에 N+ 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 반도체 표면을 갖고 있는 기판에 형성된 NPN 및 MOS 장치를 갖고 있는 집적 회로 상에 전압 용량이 변하는 다수의 캐패시터를 형성하는 방법에 있어서, 상기 반도체 표면 내에 다수의 N+ 영역을 형성하며, 상기 반도체 표면 위에 제1 산화물층을 열적으로 성장시키고, 상기 일부 N+영역들과 반도체 표면의 일부분 위에 제1 폴리실리콘 영역을 형성하고, 상기 폴리실리콘 영역 위에 제2 산화물층을 형성하며, 상기 제2 산화물층 위에 질화물층을 형성하고, 상기 질화물층의 일부분을 제거하며, 상기 질화물층이 제거된 곳의 산화물을 성장시키고, 상기 일부 제1 폴리실리콘 영역들 및 상기 일부 N+ 영역들 위에 폴리실리콘 영역을 형성하는 단계들을 포함하는 것을 특징으로 하는 방법.
  18. 제10항에 있어서, 상기 일부 N+ 영역들 위에 일부분이 배치되어 있는 마스킹층을 갖고 있는 필드 산화물 영역을 정하고, 상기 필드 산화물 영역을 형성하며, 상기 일부 N+ 영역들 위에 배치된 상기 마스킹층의 일부분 중 소정 부분에 제거되지 않도록 상기 마스킹층의 일부분을 제거하는 단계들을 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 필드 산화물 영역을 정하는 상기 단계는 상기 기판 위에 놓인 질화물층을 형성하고 상기 필드 산화물 영역을 정하는 영역 내의 상기 질화물층의 일부분을 제거하는 단계들을 포함하는 것을 특징으로 하는 방법.
  20. N+ 영역으로 구성되는 제1 캐패시터 플레이트, 상기 제1 캐패시터 플레이트 위에 놓인 제1 절연층, 상기 제1절연층 위에 놓인 제1 도전층으로 구성되는 중간 캐패시터 플레이트, 상기 중간 캐패시터 플레이트 위에 놓인 제2 절연층, 상기 제2 절연층 위에 놓인 제2 도전층으로 구성되는 제2 캐패시터 플레이트, 및 상기 중간 플레이트가 상기 제1 및 제2 플레이트에서의 전압의 중간 전압을 취하도록 상기 제1 및 제2 플레이트 양단의 전압을 접속시키기 위한 회로로 구성되는 것을 특징으로 하는 고전압 캐패시터.
  21. 제20항에 있어서, 상기 제2 및 중간 캐패시터 플레이트가 폴리실리콘 물질로 구성된 것을 특징으로 하는 고전압 캐패시터.
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