JPS62248250A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62248250A JPS62248250A JP61092633A JP9263386A JPS62248250A JP S62248250 A JPS62248250 A JP S62248250A JP 61092633 A JP61092633 A JP 61092633A JP 9263386 A JP9263386 A JP 9263386A JP S62248250 A JPS62248250 A JP S62248250A
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- transistor
- film
- gate
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にダイナミック型メ
モリセルアレイを有する半導体記憶装置に関する。
モリセルアレイを有する半導体記憶装置に関する。
近年、ダイナミック型メモリセルを有する半導体記憶装
置の容量部ゲート絶縁膜には容量増大をはかる為ば化シ
リコン膜と窒化シリコン膜からなる複合膜が使用されて
いる。
置の容量部ゲート絶縁膜には容量増大をはかる為ば化シ
リコン膜と窒化シリコン膜からなる複合膜が使用されて
いる。
第３図に従来の半導体記憶装置の断面図を示す。
第３図において、容量部グー）［化膜５上に形成された
窒化シリコン膜６は耐欧化性である為トランジスタ部の
グー）［化膜９を形成する時、容量部に近接するトラン
ジスタ部のゲートば化膜の端部９Ａが十分に酸化されな
いためトランジスタ部のゲートｖ化膜の端部９Ａは薄く
形成されていた。
窒化シリコン膜６は耐欧化性である為トランジスタ部の
グー）［化膜９を形成する時、容量部に近接するトラン
ジスタ部のゲートば化膜の端部９Ａが十分に酸化されな
いためトランジスタ部のゲートｖ化膜の端部９Ａは薄く
形成されていた。
上述したように従来の半導体記憶装置におけるトランジ
スタ部のゲート酸化膜の端部９Ａが薄くなっている為、
後の工程でトランジスタ部のゲート電極１０を形成した
時にこのゲート電極１０と半導体基板１との間の耐圧が
低下して不良となるという問題点がある。
スタ部のゲート酸化膜の端部９Ａが薄くなっている為、
後の工程でトランジスタ部のゲート電極１０を形成した
時にこのゲート電極１０と半導体基板１との間の耐圧が
低下して不良となるという問題点がある。
本発明の目的は、トランジスタ部のグー）ｄ化膜による
耐圧不良がなく、歩留シの向上した半導体記憶装置を提
供することにある。
耐圧不良がなく、歩留シの向上した半導体記憶装置を提
供することにある。
本発明の半導体記憶装置は、１トランジスタと１容量部
とで構成されるダイナミック型メモリセルを有する半導
体記憶装置であって、前記容量部は、半導体基板と、半
導体基板上に設けられ前記トランジスタのグー）Ｉｌｌ
化膜に接する部分のみが厚く形成された容量部ゲートｇ
化膜と、駁容公部ゲート酸化膜上に形成された容量部ゲ
ート電極とから構成されるものである。
とで構成されるダイナミック型メモリセルを有する半導
体記憶装置であって、前記容量部は、半導体基板と、半
導体基板上に設けられ前記トランジスタのグー）Ｉｌｌ
化膜に接する部分のみが厚く形成された容量部ゲートｇ
化膜と、駁容公部ゲート酸化膜上に形成された容量部ゲ
ート電極とから構成されるものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図において、容量部は半導体基板１と、この半導体
基板１上に形成された容量部ゲートａ化膜５と窒化シリ
コン膜６からなる容量部ゲート絶縁膜と、この窒化シリ
コン膜６上に形成された多結晶シリコンからなる容量部
ゲートｍ＆７とから構成されている。そして、容量部ゲ
ートｍ化膜５のトランジスタ部のゲートｇ化膜９に接す
る部分（以下酸化膜端部という）５Ａは特に厚く形成さ
れている。尚、第１図において、２はフィールド酸化膜
、８は酸化シリコン膜、１０はトランジスタ部ゲート電
極である。
基板１上に形成された容量部ゲートａ化膜５と窒化シリ
コン膜６からなる容量部ゲート絶縁膜と、この窒化シリ
コン膜６上に形成された多結晶シリコンからなる容量部
ゲートｍ＆７とから構成されている。そして、容量部ゲ
ートｍ化膜５のトランジスタ部のゲートｇ化膜９に接す
る部分（以下酸化膜端部という）５Ａは特に厚く形成さ
れている。尚、第１図において、２はフィールド酸化膜
、８は酸化シリコン膜、１０はトランジスタ部ゲート電
極である。
このように構成された本実施例においては、重化膜端部
５Ａが他の部分よシ厚く形成されている為に、このば化
膜端部に接するトランジスタ部のゲート酸化膜９の端部
は薄くなることはほとんどなくなる。
５Ａが他の部分よシ厚く形成されている為に、このば化
膜端部に接するトランジスタ部のゲート酸化膜９の端部
は薄くなることはほとんどなくなる。
特に酸化膜端部５Ａの厚さがトランジスタ部のゲート酸
化膜９の厚さの少くとも１／２である場合、ば化膜端部
５Ａ上に形成された窒化シリコン膜６ハ、トランジスタ
部のグー）［化膜９が形成される時に、その酸化を妨害
しなくなる為に、トランジスタ部のゲート酸化膜９の端
部は薄く形成されることはない。従って、トランジスタ
部ゲート電極１０と半導体基板１間の耐圧が低下するこ
とはなくなる。
化膜９の厚さの少くとも１／２である場合、ば化膜端部
５Ａ上に形成された窒化シリコン膜６ハ、トランジスタ
部のグー）［化膜９が形成される時に、その酸化を妨害
しなくなる為に、トランジスタ部のゲート酸化膜９の端
部は薄く形成されることはない。従って、トランジスタ
部ゲート電極１０と半導体基板１間の耐圧が低下するこ
とはなくなる。
次に、本発明の一実施例の製造方法を第２図ｔ８）〜（
ｅ）を用いて説明する。
ｅ）を用いて説明する。
まず第２図（ａ）に示すように、シリコンからなる半導
体基板１上にフィールド鈑化膜２を形成する。
体基板１上にフィールド鈑化膜２を形成する。
次に活性領域に酸化膜３を形成する。この酸化膜３の膜
厚は後工程のトランジスタ部のグー）ｄ化膜９の膜厚の
半分あるい社それよりも厚く形成する。続いてフォトレ
ジストを塗布したのちバターニングし、容量部のゲート
になる部分の７オトレジスｔを除去したマスク４を形成
する。
厚は後工程のトランジスタ部のグー）ｄ化膜９の膜厚の
半分あるい社それよりも厚く形成する。続いてフォトレ
ジストを塗布したのちバターニングし、容量部のゲート
になる部分の７オトレジスｔを除去したマスク４を形成
する。
次に第２図１ｂ）に示すようにマスク４を利用して容量
部の酸化膜３をエツチング除去する。そして新たに容量
部ゲート酸化膜５を５０〜１００λの厚さに熱酸化法に
より形成する。続いて窒化シリコン膜６をｃｖＤ法等に
より１００人〜３００Ａの厚さに形成する。
部の酸化膜３をエツチング除去する。そして新たに容量
部ゲート酸化膜５を５０〜１００λの厚さに熱酸化法に
より形成する。続いて窒化シリコン膜６をｃｖＤ法等に
より１００人〜３００Ａの厚さに形成する。
次に第２図１ｃ）に示すように、全面に多結晶シリよシ
成長させ、リン拡散等を用いて層抵抗を下げた後、写真
食刻法によりパターニングして容量部ゲート電極７を形
成する。
成長させ、リン拡散等を用いて層抵抗を下げた後、写真
食刻法によりパターニングして容量部ゲート電極７を形
成する。
次に第２図１ｄ）に示すように、熱ば化法を用いて容量
部ゲート電極７の表面を酸化して酸化膜８を形成する。
部ゲート電極７の表面を酸化して酸化膜８を形成する。
多結晶シリコンのない部分は窒化シリコン膜６が耐は化
性膜である為酸化膜はほとんど成長しない。続いて、ば
化膜８をマスクとして不喪表、窒化シリコン＠６．１１
化膜３を順次エツチングし除去する。この操作によシ酸
化膜端部５人が形成される。
性膜である為酸化膜はほとんど成長しない。続いて、ば
化膜８をマスクとして不喪表、窒化シリコン＠６．１１
化膜３を順次エツチングし除去する。この操作によシ酸
化膜端部５人が形成される。
次に第２図（ｅ）に示すようにトランジスタ部のゲート
酸化膜９を熱酸化によシ２００〜５００Ａの厚さに成長
させる。熱酸化によりシリコン基板を酸化膜に変える場
合体積が増加する為酸化膜表面はもともとのシリコン基
板面よシ上になるがその増加分は形成されたば化膜の膜
厚の約半分である事は良く知られている事実である。本
実施例の場合窒化シリコン膜６の下にある醗化膜端部５
Ａの膜厚がトランジスタ部のグー）［化膜９の膜厚の半
分かあるいはそれより厚い為、窒化シリコン膜６が熱酸
化の時の妨けになる事はなく、酸化膜端部５人に接する
側でも膜厚が均一なトランジスタ部のゲート酸化膜９が
得られる。
酸化膜９を熱酸化によシ２００〜５００Ａの厚さに成長
させる。熱酸化によりシリコン基板を酸化膜に変える場
合体積が増加する為酸化膜表面はもともとのシリコン基
板面よシ上になるがその増加分は形成されたば化膜の膜
厚の約半分である事は良く知られている事実である。本
実施例の場合窒化シリコン膜６の下にある醗化膜端部５
Ａの膜厚がトランジスタ部のグー）［化膜９の膜厚の半
分かあるいはそれより厚い為、窒化シリコン膜６が熱酸
化の時の妨けになる事はなく、酸化膜端部５人に接する
側でも膜厚が均一なトランジスタ部のゲート酸化膜９が
得られる。
次に多結晶シリコンによるトランジスタ部ゲート電極１
０を形成することによシ第１図に示した半導体装置が得
られる。
０を形成することによシ第１図に示した半導体装置が得
られる。
以上詳細に説明したように本発明は、容量部ゲート酸化
膜の４部の膜厚をトランジスタ部のゲートば化膜の膜厚
の半分かあるいはそれよシ厚くする事によシ、トランジ
スタ部のゲート酸化膜を均一な厚さに形成出来る為、ト
ランジスタ部ゲート電極と半導体基板との間の耐圧劣化
を防止小米、高歩留シの半導体記憶装置が得られる効果
がある。
膜の４部の膜厚をトランジスタ部のゲートば化膜の膜厚
の半分かあるいはそれよシ厚くする事によシ、トランジ
スタ部のゲート酸化膜を均一な厚さに形成出来る為、ト
ランジスタ部ゲート電極と半導体基板との間の耐圧劣化
を防止小米、高歩留シの半導体記憶装置が得られる効果
がある。
第１図は本発明の一実施例の断面図、第２図（ａ）〜ｔ
６）は本発明の一実施例の製造方法を説明するだめの工
程順に示した半導体チップの断面図、第３図は従来の半
導体記憶装置の一例の断面図である。 １・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３・・・・・・酸化膜、４・・・・・・マスク
、５・・・・・・容量部ゲート酸化膜、５Ａ・・・・・
・酸化膜端部、６・・・・・・窒化シリコン膜、７・・
・・・・容量部ゲート電極、８・・・・・酸化シリコン
膜、９・・・・・・トランジスタ部のゲート酸化膜、１
０・・・・・・トランジスタ部ゲート電極。 代理人 弁理士 内 原 晋 １０ ト元シ゛’ｘｙ音罫り一ト咽１セテ熊３ 口
６）は本発明の一実施例の製造方法を説明するだめの工
程順に示した半導体チップの断面図、第３図は従来の半
導体記憶装置の一例の断面図である。 １・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３・・・・・・酸化膜、４・・・・・・マスク
、５・・・・・・容量部ゲート酸化膜、５Ａ・・・・・
・酸化膜端部、６・・・・・・窒化シリコン膜、７・・
・・・・容量部ゲート電極、８・・・・・酸化シリコン
膜、９・・・・・・トランジスタ部のゲート酸化膜、１
０・・・・・・トランジスタ部ゲート電極。 代理人 弁理士 内 原 晋 １０ ト元シ゛’ｘｙ音罫り一ト咽１セテ熊３ 口
Claims (2)
- （１）１トランジスタと１容量部とで構成されるダイナ
ミック型メモリセルを有する半導体装置において、前記
容量部は、半導体基板と、該半導体基板上に設けられ前
記トランジスタのゲート酸化膜に接する部分のみが厚く
形成された容量部ゲート酸化膜と、該容量部ゲート酸化
膜上に形成された容量部ゲート電極とからなることを特
徴とする半導体記憶装置。 - （２）トランジスタのゲート酸化膜に接する部分の容量
部ゲート酸化膜の厚さは少くともトランジスタのゲート
酸化膜の厚さの１／２である特許請求の範囲第（１）項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092633A JPS62248250A (ja) | 1986-04-21 | 1986-04-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092633A JPS62248250A (ja) | 1986-04-21 | 1986-04-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248250A true JPS62248250A (ja) | 1987-10-29 |
Family
ID=14059845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092633A Pending JPS62248250A (ja) | 1986-04-21 | 1986-04-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021964A (ja) * | 1987-11-30 | 1990-01-08 | Texas Instr Inc <Ti> | 集積回路の高圧キャパシタ |
| JPH02263461A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-04-21 JP JP61092633A patent/JPS62248250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021964A (ja) * | 1987-11-30 | 1990-01-08 | Texas Instr Inc <Ti> | 集積回路の高圧キャパシタ |
| JPH02263461A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路装置の製造方法 |
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