JPH10242261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10242261A JPH10242261A JP6192797A JP6192797A JPH10242261A JP H10242261 A JPH10242261 A JP H10242261A JP 6192797 A JP6192797 A JP 6192797A JP 6192797 A JP6192797 A JP 6192797A JP H10242261 A JPH10242261 A JP H10242261A
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- field shield
- film
- semiconductor substrate
- polycrystalline silicon
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Abstract
(57)【要約】
【課題】 熱酸化で側壁酸化膜部分を形成するフィール
ドシールド素子分離において、素子分離領域の段差形状
を緩和し、トランジスタゲート電極のショートを抑止で
きるようにする。 【解決手段】 シリコン半導体基板１を熱酸化してゲー
ト酸化膜２を形成し、次いで、多結晶シリコン３、酸化
膜４を順次形成する工程と、前記積層膜をフィールドシ
ールド電極ＦＳ形状にパターニングする工程と、フィー
ルドシールド電極３の側壁を熱酸化して側壁熱酸化膜部
分７を形成する工程と、前記半導体基板１の全面にＣＶ
Ｄ酸化膜１３を堆積し、次いで、ＣＶＤ酸化膜１３をエ
ッチバックすることで、フィールドシールド電極ＦＳの
側面に裾広がりの側壁酸化膜１３を形成する工程とを有
する。
ドシールド素子分離において、素子分離領域の段差形状
を緩和し、トランジスタゲート電極のショートを抑止で
きるようにする。 【解決手段】 シリコン半導体基板１を熱酸化してゲー
ト酸化膜２を形成し、次いで、多結晶シリコン３、酸化
膜４を順次形成する工程と、前記積層膜をフィールドシ
ールド電極ＦＳ形状にパターニングする工程と、フィー
ルドシールド電極３の側壁を熱酸化して側壁熱酸化膜部
分７を形成する工程と、前記半導体基板１の全面にＣＶ
Ｄ酸化膜１３を堆積し、次いで、ＣＶＤ酸化膜１３をエ
ッチバックすることで、フィールドシールド電極ＦＳの
側面に裾広がりの側壁酸化膜１３を形成する工程とを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にフィールドシールド素子分離法を用い
た素子分離領域の形成方法に関する。
方法に関し、特にフィールドシールド素子分離法を用い
た素子分離領域の形成方法に関する。
【０００２】
【従来の技術】半導体装置における素子分離法の一つと
して、フィールドシールド素子分離法が従来より知られ
ている。従来の半導体装置の製造方法における製造工程
を、図３及び図４の工程順断面図を用いて、側壁酸化膜
部分をフィールドシールド電極の多結晶シリコンを熱酸
化することにより形成する場合について、以下に説明す
る。
して、フィールドシールド素子分離法が従来より知られ
ている。従来の半導体装置の製造方法における製造工程
を、図３及び図４の工程順断面図を用いて、側壁酸化膜
部分をフィールドシールド電極の多結晶シリコンを熱酸
化することにより形成する場合について、以下に説明す
る。
【０００３】図３（ａ）に示すように、シリコン半導体
基板１にシールドゲート酸化膜２を成長させた後、減圧
ＣＶＤ法により多結晶シリコン膜３と酸化膜４を順次積
層して積層膜を形成する。
基板１にシールドゲート酸化膜２を成長させた後、減圧
ＣＶＤ法により多結晶シリコン膜３と酸化膜４を順次積
層して積層膜を形成する。
【０００４】次に、図３（ｂ）に示すように、素子活性
領域５のシールドゲート酸化膜２が露出するように前記
積層膜をパターニングする。
領域５のシールドゲート酸化膜２が露出するように前記
積層膜をパターニングする。
【０００５】次に、図３（ｃ）に示すように、シリコン
半導体基板１を終点とするエッチバック処理を行い、素
子活性領域５のシールドゲート酸化膜２を除去する。そ
の後、たとえばアンモニアと過酸化水素水の混合液を用
いてウェハ表面を洗浄する。
半導体基板１を終点とするエッチバック処理を行い、素
子活性領域５のシールドゲート酸化膜２を除去する。そ
の後、たとえばアンモニアと過酸化水素水の混合液を用
いてウェハ表面を洗浄する。
【０００６】次に、熱酸化処理を行い、多結晶シリコン
の酸化速度がシリコン半導体基板の数倍であることを利
用して、図４（ａ）に示すように、素子活性領域５上に
トランジスタのゲート酸化膜１２を、フィールドシール
ド電極となる多結晶シリコン３の両側に側壁酸化膜部分
７を形成する。
の酸化速度がシリコン半導体基板の数倍であることを利
用して、図４（ａ）に示すように、素子活性領域５上に
トランジスタのゲート酸化膜１２を、フィールドシール
ド電極となる多結晶シリコン３の両側に側壁酸化膜部分
７を形成する。
【０００７】そして、図４（ｂ）及び図４（ｃ）に示す
ように、多結晶シリコン膜８を堆積し、その後、所定の
リソグラフィ及びドライエッチング工程を経て、レジス
トパターン２０に対応するパターンのトランジスタゲー
ト電極１０を形成する。
ように、多結晶シリコン膜８を堆積し、その後、所定の
リソグラフィ及びドライエッチング工程を経て、レジス
トパターン２０に対応するパターンのトランジスタゲー
ト電極１０を形成する。
【０００８】
【発明が解決しようとする課題】上記のフィールドシー
ルド素子分離法では、素子分離領域の段差形状が急激な
ため、実デバイスに適用すると、図４（ｃ）に示すよう
に、トランジスタゲート電極１０となる多結晶シリコン
をドライエッチングする際に、エッチング残渣１１が生
じ、その結果、前記トランジスタゲート電極１０がショ
ートしてしまうという問題があった。
ルド素子分離法では、素子分離領域の段差形状が急激な
ため、実デバイスに適用すると、図４（ｃ）に示すよう
に、トランジスタゲート電極１０となる多結晶シリコン
をドライエッチングする際に、エッチング残渣１１が生
じ、その結果、前記トランジスタゲート電極１０がショ
ートしてしまうという問題があった。
【０００９】このショートを避けるためには、前記エッ
チング残渣１１をなくすようにオーバーエッチングを施
せばよい。しかし、オーバーエッチングを施すと、オー
バーエッチングの最中にシリコン基板１をエッチングし
てしまい、トランジスタ特性に悪影響を及ぼしてしまう
不都合が発生してしまう問題があった。
チング残渣１１をなくすようにオーバーエッチングを施
せばよい。しかし、オーバーエッチングを施すと、オー
バーエッチングの最中にシリコン基板１をエッチングし
てしまい、トランジスタ特性に悪影響を及ぼしてしまう
不都合が発生してしまう問題があった。
【００１０】そこで本発明は、フィールドシールド構造
を有する半導体装置の製造方法において、多結晶シリコ
ンのエッチング残渣の発生を抑止することができ、高歩
留りの半導体装置の製造方法を提供することを目的とす
る。
を有する半導体装置の製造方法において、多結晶シリコ
ンのエッチング残渣の発生を抑止することができ、高歩
留りの半導体装置の製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にシールドゲート酸化膜、第一
の多結晶シリコン膜、及び絶縁膜を順次堆積して積層膜
を形成し、前記積層膜をフィールドシールド電極形状に
加工する第一の工程と、前記第一の工程後、前記半導体
基板を熱酸化して前記第一の多結晶シリコン膜の側部に
第一の酸化側壁を形成する第二の工程と、前記第二の工
程後、前記半導体基板上に第二の酸化膜を形成する第三
の工程と、前記第二の酸化膜を加工して、前記フィール
ドシールド電極の側面に、下方が裾広がりになる斜面を
有する第二の酸化側壁を形成する第四の工程とを備える
ことを特徴としている。
造方法は、半導体基板上にシールドゲート酸化膜、第一
の多結晶シリコン膜、及び絶縁膜を順次堆積して積層膜
を形成し、前記積層膜をフィールドシールド電極形状に
加工する第一の工程と、前記第一の工程後、前記半導体
基板を熱酸化して前記第一の多結晶シリコン膜の側部に
第一の酸化側壁を形成する第二の工程と、前記第二の工
程後、前記半導体基板上に第二の酸化膜を形成する第三
の工程と、前記第二の酸化膜を加工して、前記フィール
ドシールド電極の側面に、下方が裾広がりになる斜面を
有する第二の酸化側壁を形成する第四の工程とを備える
ことを特徴としている。
【００１２】また、本発明の他の特徴とするところは、
前記第四の工程で、エッチバックにより前記第二の酸化
膜を加工することを特徴としている。
前記第四の工程で、エッチバックにより前記第二の酸化
膜を加工することを特徴としている。
【００１３】また、本発明のその他の特徴とするところ
は、前記第四の工程後、前記半導体基板上に第二の多結
晶シリコン膜を堆積する第五の工程と、前記第二の多結
晶シリコン膜を加工して、前記フィールドシールド電極
により規定された前記半導体基板の素子形成領域上にゲ
ート電極を形成する第六の工程とを更に備えることを特
徴としている。
は、前記第四の工程後、前記半導体基板上に第二の多結
晶シリコン膜を堆積する第五の工程と、前記第二の多結
晶シリコン膜を加工して、前記フィールドシールド電極
により規定された前記半導体基板の素子形成領域上にゲ
ート電極を形成する第六の工程とを更に備えることを特
徴としている。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態を図面を参照しながら説明する。図１
は、本発明の実施の形態を示した工程順断面図である。
まず、図１（ａ）に示すように、シリコン半導体基板１
に膜厚５００Åのシールドゲート酸化膜２を成長させた
後、減圧ＣＶＤ法により膜厚１５００Åの多結晶シリコ
ン膜３と膜厚３０００Åの酸化膜４を順次積層する。
方法の一実施形態を図面を参照しながら説明する。図１
は、本発明の実施の形態を示した工程順断面図である。
まず、図１（ａ）に示すように、シリコン半導体基板１
に膜厚５００Åのシールドゲート酸化膜２を成長させた
後、減圧ＣＶＤ法により膜厚１５００Åの多結晶シリコ
ン膜３と膜厚３０００Åの酸化膜４を順次積層する。
【００１５】次に、図１（ｂ）及び図１（ｃ）に示すよ
うに、素子活性領域５のシリコン半導体基板１が露出す
るように、素子分離領域６において前記積層膜をフィー
ルドシールド電極ＦＳ形状にパターニングする。
うに、素子活性領域５のシリコン半導体基板１が露出す
るように、素子分離領域６において前記積層膜をフィー
ルドシールド電極ＦＳ形状にパターニングする。
【００１６】次に、図１（ｄ）に示すように、熱酸化処
理を行い、多結晶シリコン３の酸化速度がシリコン半導
体基板１の数倍となることを利用して、フィールドシー
ルド電極３の両側に膜厚８００Åの側壁酸化膜部分７を
形成するとともに、シリコン基板１上にゲート酸化膜１
２を形成する。
理を行い、多結晶シリコン３の酸化速度がシリコン半導
体基板１の数倍となることを利用して、フィールドシー
ルド電極３の両側に膜厚８００Åの側壁酸化膜部分７を
形成するとともに、シリコン基板１上にゲート酸化膜１
２を形成する。
【００１７】その後、図２（ａ）に示すように、例えば
減圧ＣＶＤ法により酸化膜１３を膜厚１０００Å成膜す
る。次に、図２（ｂ）に示すように、ＣＦ4 とＣＨＦ3
とＡｒの混合ガスプラズマ中でシリコン基板１を終点と
して酸化膜１３をエッチバックする。
減圧ＣＶＤ法により酸化膜１３を膜厚１０００Å成膜す
る。次に、図２（ｂ）に示すように、ＣＦ4 とＣＨＦ3
とＡｒの混合ガスプラズマ中でシリコン基板１を終点と
して酸化膜１３をエッチバックする。
【００１８】この工程により、図２（ｃ）に示すよう
に、フィールドシールド電極ＦＳの側面の段差形状は、
垂直形状から傾斜形状となり、素子分離領域６における
急峻な段差形状を緩和することができる。
に、フィールドシールド電極ＦＳの側面の段差形状は、
垂直形状から傾斜形状となり、素子分離領域６における
急峻な段差形状を緩和することができる。
【００１９】一般に、フィールドシールド電極の側壁酸
化膜部分は、その酸化膜がＣＶＤ法で形成されている場
合は絶縁性が劣るためにシールドゲートの絶縁性が保た
れず、シールドゲート電極がショートする原因となる。
しかし、本実施形態の製造方法を適用した場合は、側壁
酸化膜の大部分が、ＣＶＤ酸化膜ではなく絶縁性に優れ
た熱酸化膜７であるため、シールドゲート電極３の絶縁
性に問題はない。
化膜部分は、その酸化膜がＣＶＤ法で形成されている場
合は絶縁性が劣るためにシールドゲートの絶縁性が保た
れず、シールドゲート電極がショートする原因となる。
しかし、本実施形態の製造方法を適用した場合は、側壁
酸化膜の大部分が、ＣＶＤ酸化膜ではなく絶縁性に優れ
た熱酸化膜７であるため、シールドゲート電極３の絶縁
性に問題はない。
【００２０】その後、従来と同様にして、半導体基板１
上に多結晶シリコンを堆積し、この多結晶シリコンをエ
ッチング加工して、図２（ｃ）に示すようにゲート電極
１０を形成する。本実施の形態においては、酸化膜１３
の斜面により、フィールドシールド電極ＦＳの側面の急
峻な段差形状が緩和されているので、ゲート電極１０を
形成するためのエッチングにおいて、多結晶シリコンの
エッチング残渣が発生することがない。
上に多結晶シリコンを堆積し、この多結晶シリコンをエ
ッチング加工して、図２（ｃ）に示すようにゲート電極
１０を形成する。本実施の形態においては、酸化膜１３
の斜面により、フィールドシールド電極ＦＳの側面の急
峻な段差形状が緩和されているので、ゲート電極１０を
形成するためのエッチングにおいて、多結晶シリコンの
エッチング残渣が発生することがない。
【００２１】
【発明の効果】本発明は前述したように、熱酸化で側壁
酸化膜部分を形成するフィールドシールド素子分離構造
を有する半導体装置の製造方法において、フィールドシ
ールドの側面に、側壁熱酸化膜の上に更に裾広がりの斜
面を持つ酸化膜を形成するようにしたことにより、素子
分離領域の段差形状を緩和することができるので、その
後のトランジスタゲート電極を形成するために多結晶シ
リコン膜のドライエッチングを行う際に、エッチング残
渣がフィールドシールド側部に発生しないようにするこ
とができ、高歩留りの半導体装置の製造方法が実現でき
る。
酸化膜部分を形成するフィールドシールド素子分離構造
を有する半導体装置の製造方法において、フィールドシ
ールドの側面に、側壁熱酸化膜の上に更に裾広がりの斜
面を持つ酸化膜を形成するようにしたことにより、素子
分離領域の段差形状を緩和することができるので、その
後のトランジスタゲート電極を形成するために多結晶シ
リコン膜のドライエッチングを行う際に、エッチング残
渣がフィールドシールド側部に発生しないようにするこ
とができ、高歩留りの半導体装置の製造方法が実現でき
る。
【図１】本発明の半導体装置の製造方法の実施の形態を
示す工程順断面図である。
示す工程順断面図である。
【図２】本発明の半導体装置の製造方法の実施の形態を
示す工程順断面図である。
示す工程順断面図である。
【図３】従来の技術を採用した半導体装置の製造方法を
示す工程順断面図である。
示す工程順断面図である。
【図４】従来の技術を採用した半導体装置の製造方法を
示す工程順断面図である。
示す工程順断面図である。
１ シリコン半導体基板 ２ シールドゲート酸化膜 ３ 多結晶シリコン膜（フィールドシールド電極） ４ 酸化膜 ５ 素子活性領域 ６ 素子分離領域 ７ 側壁酸化膜部分 ８ 多結晶シリコン膜 １０ ゲート電極 １１ エッチング残渣 １２ ゲート酸化膜 １３ 酸化膜
Claims (3)
- 【請求項１】 半導体基板上にシールドゲート酸化膜、
第一の多結晶シリコン膜、及び絶縁膜を順次堆積して積
層膜を形成し、前記積層膜をフィールドシールド電極形
状に加工する第一の工程と、 前記第一の工程後、前記半導体基板を熱酸化して前記第
一の多結晶シリコン膜の側部に第一の酸化側壁を形成す
る第二の工程と、 前記第二の工程後、前記半導体基板上に第二の酸化膜を
形成する第三の工程と、 前記第三の工程後、前記第二の酸化膜を加工して、前記
フィールドシールド電極の側面に、下方が裾広がりにな
る斜面を有する第二の酸化側壁を形成する第四の工程と
を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第四の工程で、エッチバックにより前記第二の酸化
膜を加工することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第四の工程後、前記半導体基板上に
第二の多結晶シリコン膜を堆積する第五の工程と、 前記第二の多結晶シリコン膜を加工して、前記フィール
ドシールド電極により規定された前記半導体基板の素子
形成領域上にゲート電極を形成する第六の工程とを更に
備えることを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192797A JPH10242261A (ja) | 1997-02-28 | 1997-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192797A JPH10242261A (ja) | 1997-02-28 | 1997-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242261A true JPH10242261A (ja) | 1998-09-11 |
Family
ID=13185293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6192797A Withdrawn JPH10242261A (ja) | 1997-02-28 | 1997-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100603509B1 (ko) * | 2000-03-29 | 2006-07-20 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
-
1997
- 1997-02-28 JP JP6192797A patent/JPH10242261A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100603509B1 (ko) * | 2000-03-29 | 2006-07-20 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |