KR101016347B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 서로 다른 두께의 게이트 산화막 형성에 있어서, 고전압 소자용 게이트 산화막을 2중 구조로 형성하여 코아 소자영역의 고전압 소자용 게이트 산화막 식각시 발생하는 필드 영역의 소자 분리막 손상을 방지할 수 있고, 고온 열공정을 통해 게이트 산화막의 막질을 향상하여 게이트 산화막의 전기적 특성을 향상 시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
듀얼 게이트 산화막, 소자 분리막, 열 산화 공정
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소자 분리막
114, 116 : 산화막 118 : 고전압 소자용 게이트 산화막
120 : 코아 소자용 게이트 산화막
130 : 도전막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 서로 다른 두께의 게이트 산화막을 갖는 고전압 소자와 코아 로직 소자의 제조 방법에 관한 것이다.
일반적으로 고전압 소자는 고전압에서 동작하기 위해 매우 두꺼운 게이트 산화막을 형성하여야 하는데 반하여 코아 로직 소자는 저전압에서 동작함으로 소자의 게이트 산화막 두께는 고전압 소자에 비해 아주 얇게 형성된다.
이러한 서로 다른 두께의 게이트 산화막을 형성하기 위해 전체 구조상에 고전압 소자용 게이트 산화막을 형성한 다음, 코아 로직 소자 영역의 고전압 소자용 게이트 산화막을 제거한다. 전체 구조상에 코아 로직 소자를 형성하여 고전압 소자용 게이트 산화막과 코아 로직 소자용 게이트 산화막을 형성한다. 예를 들어 약 800Å 두께의 고전압 소자용 게이트 산화막과 약 50Å 두께의 코아 소자용 게이트 산화막을 형성할 경우, 반도체 기판상에 약 780Å 두께의 제 1 산화막을 형성한다. 코아 소자용 게이트 산화막 영역의 제 1 산화막을 제거한다. 전체 구조상에 약 50Å 두께의 제 2 산화막을 형성시켜 최종 두께가 약 800Å 과 50Å 두께인 서로 다른 게이트 산화막을 형성하게 된다. 하지만, 코아 소자용 게이트 산화막 영역의 제 1 산화막 식각시 최소 1000Å 이상의 습식각이 필요하게 된다. 이로인해 소자간의 분리를 위해 형성하였던 필드영역의 소자 분리막이 손상을 입게 되는 문제가 발생한다. 이로써, 소자 분리막 뿐만 아니라, 게이트 산화막의 특성 또한 저하시키는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고전압 소자용 게이트 산화막을 2중 구조로 형성하여 코아 소자영역의 고전압 소자용 게이트 산화막 식각 시 발생하는 필드 영역의 소자 분리막 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 고전압 소자가 형성될 제 1 영역과 코아 소자가 형성될 제 2 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 전체 구조상에 소정의 식각률 차를 갖는 고전압 소자용 제 1 및 제 2 산화막을 형성하는 단계와, 상기 제 2 영역에 형성된 상기 제 2 산화막과 상기 제 1 산화막을 순차적으로 제거하여 상기 제 1 영역에 상기 제 1 및 제 2 산화막으로 형성된 고전압 소자용 게이트 산화막을 형성하는 단계 및 열 산화 공정을 실시하여 상기 제 2 영역에 코아 소자용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 고전압 소자(고전압 소자용 게이트 산화막)가 형성될 제 1 영역(A)과 코아(Core) 로직 소자(코아 소자용 게이트 산화막)가 형성될 제 2 영역(B)이 정의된 반도체 기판(110)에 웰 형성을 위한 이온주입을 실시하고, 문턱전압 조절을 위한 이온주입을 실시한다. 고전압 소자는 약 10 내지 50V 이상의 전압에서 동작하는 소자를 지칭하는 것이고, 코아 로직 소자는 1 내지 15V의 전압에서 동작하는 소자를 지칭한다.
반도체 기판(110)상에 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 공정을 통해 소자간의 분리를 위해 필드영역에 소자 분리막(112)을 형성한다.
반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(110)은 소자 분리막(112)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(112)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
전체 구조상에 습식 산화공정을 실시하여 고전압 소자용 제 1 산화막(114)을 형성하고, CVD 계열의 증착 방법을 이용하여 고전압 소자용 제 2 산화막(116)을 형성하여 제 1 및 제 2 산화막(114 및 116)으로 구성된 고전압 소자용 게이트 산화막(118)을 형성한다. 이때, 제 1 산화막(114)과 제 2 산화막(116)의 증착 특성에 따라 두 산화막간의 식각률차가 7 내지 12 정도 되는 것이 바람직하다.
고전압 소자용 제 1 산화막(114)은 고온 습식 산화공정을 통해 약 80 내지 120Å 두께로 형성하고, 고전압 소자용 제 2 산화막(116)은 약 600 내지 750Å 두께로 형성하는 것이 바람직하다. 고온 습식 산화공정은 약 750 내지 850℃의 온도범위내에서 실시하는 것이 바람직하다. 고전압 소자용 제 1 산화막(114)은 소자 분리막(112)으로 사용하는 HDP 산화막과 그 성질이 비슷하게 되어 후속 공정을 통해 제 2 영역(B)에 형성된 제 2 산화막(116) 식각시 하부의 소자 분리막(112)이 식각되는 것을 방지하는 배리어막 역할을 하게 된다.
고전압 소자용 제 2 산화막(116)은 TEOS(Tetra Ethyle Ortho Silicate) 가스를 이용하여 저압 기상 화학 증착법을 이용하여 성장된 TEOS계열의 산화막을 사용하는 것이 바람직하다. 제 2 산화막(116)은 700 내지 800℃의 온도와 100mTorr 내지 500mTorr의 압력하에서 TEOS를 사용하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 제 2 영역(B)에 형성된 고전압 소자용 게이트 산화막(118)을 제거한다.
고전압 소자용 게이트 산화막(118) 제거는 고전압 소자용 제 2 산화막(116) 상에 감광막을 도포한 다음, 마스크를 이용한 사진식각공정을 실시하여 제 2 영역(B)을 개방하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 고전압 소자용 제 2 산화막(116)을 제거하고, 노출된 고전압 소자용 제 1 산화막(114)을 제거한다. 소정의 감광막 스트립 공정을 실시하여 제 1 영역(A)에 잔류하는 감광막을 제거한다.
고전압 소자용 제 2 산화막(116) 제거시 하부의 제 1 산화막(114)과의 높은 식각률차로 인해 제 2 영역(B)의 소자 분리막(112)이 식각시 손상을 받지 않게 된다. 이는 TEOS 산화막과 HDP 산화막간의 습식 식각률이 10 : 1 정도가 되기 때문이다. 즉, TEOS 산화막이 10Å 식각될 동안 HDP 산화막은 1Å 정도 식각된다. 물론 식각시 사용되는 식각용액의 농도 및 식각시의 온도에 따라 이러한 식각률의 차가 더 발생할 수 있다. 따라서, 약 800Å 두께의 고전압 소자용 제 2 산화막(116) 식각시 필드영역의 소자분리막(112)이 받는 손상을 최소화 할 수 있다.
제 2 영역(B)에 형성된 고전압 소자용 게이트 산화막(118)의 식각은 BOE(Buffered Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)수용액 또는 DHF(Dilute HF; 50:1의 비율로 H20로 희석된 HF용액)수용액을 사용한 습식 식각을 통해 제거하는 것이 바람직하다.
도 1c를 참조하면, 전체 구조상에 열 산화 공정을 실시하여 제 2 영역(B)에 코아 소자용 게이트 산화막(120)을 형성하고, 제 1 영역(A)의 고전압 소자용 게이트 산화막(118)의 특성을 향상시킨다. 코아 소자용 게이트 산화막(120)은 40 내지 60Å 두께로 형성하는 것이 바람직하다. 이때 열산화 공정을 실시할 경우 제 2 영역(B)에는 약 800Å 두께의 고전압 소자용 게이트 산화막(118)이 형성되어 있기 때문에 열 산화막이 거의 성장하지 않게 된다.
열 산화 공정은 650 내지 750℃의 온도범위에서 코어 소자용 게이트 산화막(120) 형성을 위한 산화를 실시한 다음, 800 내지 900℃의 온도 범위에서 20 내지 60분간 N2와 NO 혼합 가스를 이용하여 제 1 열처리를 실시한다. 900 내지 1000℃의 온도범위에서 20 내지 60분간 N2 가스를 이용한 제 2 열처리를 실시하여 고전압 소자용 게이트 산화막(118)의 막질을 향상한다.
도 1d를 참조하면, 제 1 영역(A)에 제 1 및 제 2 산화막(114 및 116)으로 구성된 고전압 소자용 게이트 산화막(118)이 형성되고, 제 2 영역(B)에 코아 소자용 게이트 산화막(120)이 형성된 반도체 기판(110) 상에 게이트 전극용 도전막(130)을 형성한다. 게이트 전극용 도전막(130)으로는 폴리 실리콘막을 사용하는 것이 바람직하다. 소정의 패터닝 공정을 실시하여 고전압 소자용 게이트 전극(미도시)을 형성하고, 코아 소자용 게이트 전극(미도시)을 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 고전압 소자용 게이트 산화막을 2중 구조로 형 성하여 코아 소자영역의 고전압 소자용 게이트 산화막 식각시 발생하는 필드 영역의 소자 분리막 손상을 방지할 수 있다.
또한, 고온 열공정을 통해 게이트 산화막의 막질을 향상하여 게이트 산화막의 전기적 특성을 향상 시킬 수 있다.
Claims (5)
- 고전압 소자가 형성될 제 1 영역과 코아 소자가 형성될 제 2 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;전체 구조상에 소정의 식각률 차를 갖는 고전압 소자용 제 1 및 제 2 산화막을 형성하는 단계;상기 제 2 영역에 형성된 상기 제 2 산화막과 상기 제 1 산화막을 순차적으로 제거하여 상기 제 1 영역에 상기 제 1 및 제 2 산화막으로 형성된 고전압 소자용 게이트 산화막을 형성하는 단계; 및열 산화 공정을 실시하여 상기 제 2 영역에 코아 소자용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 750 내지 850℃의 온도범위의 고온 습식 산화공정을 통해 80 내지 120Å 두께로 형성하고, 상기 제 2 산화막은 700 내지 800℃의 온도와 100mTorr 내지 500mTorr의 압력하에서 TEOS(Tetra Ethyle Ortho Silicate)를 사용하여 600 내지 750Å 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막과 상기 제 2 산화막의 식각률차가 7 내지 12인 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 열 산화 공정은,650 내지 750℃의 온도범위에서 상기 코어 소자용 게이트 산화막 형성을 위한 산화를 실시하는 단계;800 내지 900℃의 온도 범위에서 20 내지 60분간 N2와 NO 혼합 가스를 이용하여 제 1 열처리를 실시하는 단계; 및900 내지 1000℃의 온도범위에서 20 내지 60분간 N2 가스를 이용한 제 2 열처리를 실시하여 상기 고전압 소자용 게이트 산화막의 막질을 향상하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 산화막은 상기 제1 산화막보다 두껍게 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
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