KR20050009617A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 로직 소자 영역에 배리어 질화막을 형성하여 고전압 소자용 게이트 산화막 형성시 로직 소자 영역에는 산화막이 형성되지 않게 하여 두꺼운 게이트 산화막 식각을 수행하지 않음으로써 필드 영역의 소자 분리막 손상을 방지할 수 있으며, 고온 열처리를 통해 게이트 산화막의 막질을 향상하여 게이트 산화막의 전기적 특성을 향상 시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 서로 다른 두께의 게이트 산화막을 갖는 고전압 소자와 코아 로직 소자의 제조 방법에 관한 것이다.
일반적으로 고전압 소자는 고전압에서 동작하기 위해 매우 두꺼운 게이트 산화막을 형성하여야 하는데 반하여 코아 로직 소자는 저전압에서 동작함으로 소자의 게이트 산화막 두께는 고전압 소자에 비해 아주 얇게 형성된다.
이러한 서로 다른 두께의 게이트 산화막을 형성하기 위해 전체 구조상에 고전압 소자용 게이트 산화막을 형성한 다음, 코아 로직 소자 영역의 고전압 소자용 게이트 산화막을 제거한다. 전체 구조상에 코아 로직 소자를 형성하여 고전압 소자용 게이트 산화막과 코아 로직 소자용 게이트 산화막을 형성한다. 예를 들어 약 800Å 두께의 고전압 소자용 게이트 산화막과 약 50Å 두께의 코아 로직 소자용 게이트 산화막을 형성할 경우, 반도체 기판상에 약 780Å 두께의 제 1 산화막을 형성한다. 코아 로직 소자용 게이트 산화막 영역의 제 1 산화막을 제거한다. 전체 구조상에 약 50Å 두께의 제 2 산화막을 형성시켜 최종 두께가 약 800Å 과 50Å 두께인 서로 다른 게이트 산화막을 형성하게 된다. 하지만, 코아 로직 소자용 게이트 산화막 영역의 제 1 산화막 식각시 최소 1000Å 이상의 습식각이 필요하게 된다. 이로인해 소자간의 분리를 위해 형성하였던 필드영역의 소자 분리막이 손상을 입게 되는 문제가 발생한다. 이로써, 소자 분리막 뿐만 아니라, 게이트 산화막의 특성 또한 저하시키는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 먼저, 코아 소자용 게이트 산화막을 형성한 다음, 이를 질화막을 이용하여 보호하고 고전압 소자용 게이트 산화막을 형성하여 코아 소자영역의 고전압 소자용 게이트 산화막 식각시 발생하는 필드 영역의 소자 분리막 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소자 분리막
114 : 산화막 116 : 질화막
117 : 배리어막 118 : 감광막 패턴
120 : 고전압 소자용 게이트 산화막
130 : 로직 소자용 게이트 산화막
본 발명에 따른 고전압 소자가 형성될 제 1 영역과 로직 소자가 형성될 제 2 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 제 2 영역에 산화방지를 위한 배리어막을 형성하는 단계와, 상기 제 1 영역에 고전압 소자용 게이트 산화막을 형성하는 단계와, 상기 제 2 영역의 상기 배리어막을 제거하는 단계 및 산화공정을 통해 상기 제 2 영역에 로직 소자용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 고전압 소자(고전압 소자용 게이트 산화막)가 형성될 제 1 영역(A)과 코아(Core) 로직 소자(코아 소자용 게이트 산화막)가 형성될 제 2 영역(B)이 정의된 반도체 기판(110)에 웰 형성을 위한 이온주입을 실시하고, 문턱전압 조절을 위한 이온주입을 실시한다. 고전압 소자는 약 10 내지 50V 이상의 전압에서 동작하는 소자를 지칭하는 것이고, 코아 로직 소자는 1 내지 15V의 전압에서 동작하는 소자를 지칭한다.
반도체 기판(110)상에 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 공정을 통해 소자간의 분리를 위해 필드영역에 소자 분리막(112)을 형성한다.
반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(110)은 소자 분리막(112)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(112)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
전체 구조상에 산화방지를 위한 배리어막(117)을 형성한다. 본 실시예에서는 배리어막(117)으로 산화막(114)과 질화막(116) 두층의 막을 형성하여 설명하도록 한다. 습식 산화공정을 실시하여 배리어 산화막(114)과 기상 화학 증착 방법을 이용하여 배리어 질화막(116)을 형성한다. 배리어 산화막(114)은 750 내지 850의 온도범위에서 습식산화를 실시하여 약 40 내지 60Å 두께로 형성하는 것이 바람직하다. 배리어 질화막(116)은 CVD 계열의 증착 방법을 이용하여 약 130 내지 160Å 두께로 형성하는 것이 바람직하다. 배리어 질화막(116)은 700 내지 800Å의 온도와 100mTorr 내지 500mTorr의 압력하에서 SiH2Cl2가스와 NH3가스를 1 : 2 내지 1 : 10 정도로 혼합된 가스를 사용하여 형성하는 것이 바람직하다.
도 1b 및 도 1c를 참조하면, 제 1 영역(A)에 형성된 배리어 질화막(116)과 배리어 산화막(114)을 제거한다. 전체 구조상에 감광막을 도포한 다음, 마스크를 이용한 사진 식각공정을 실시하여 제 1 영역(A)을 개방하는 감광막 패턴(120)을 형성한다. 감광막 패턴(120)을 식각마스크로 하는 식각공정을 실시하여 제 1 영역(A)의 배리어 질화막(116)과 배리어 산화막(114)을 식각한다. 소정의 감광막 스트립공정을 실시하여 잔류하는 감광막을 제거한다. 배리어 질화막(116)은 건식식각을 실시하여 제거하는 것이 바람직하다. 제 1 영역(A)에 형성된 배리어 산화막(114)은 HF 수용액(Dilute HF; 100:1의 비율로 H20로 희석된 HF용액)을 이용하여 제거하는것이 바람직하다.
도 1d를 참조하면, 제 1 영역(A)에 고전압 소자용 게이트 산화막(120)을 형성한다.
고전압 소자용 게이트 산화막(120)은 850 내지 900Å의 온도범위에서 습식산화방식을 이용하여 약 700 내지 900Å 두께로 형성하는 것이 바람직하다. 이때 제 2 영역(B)의 배리어 산화막(114) 상에는 배리어 질화막(116)이 형성되어 있기 때문에 고온 습식산화를 실시하더라도 산소 투과를 방지하므로 산화막이 전혀 성장하지 않는다. 이로써, 종래의 제 2 영역에 형성된 고전압 소자용 게이트 산화막 식각공정을 실시하지 않을 수 있다.
도 1e를 참조하면, 제 2 영역(B)에 잔류하는 배리어 질화막(116)과 배리어 산화막(114)을 순차적으로 제거한 다음, 로직 소자용 게이트 산화막(130)을 형성한다. 이로써, 필드 산화막 상의 소자 분리막(112) 손상 없이 제 1 영역(A)에는 고전압 소자용 게이트 산화막(120)이 형성되고, 제 2 영역(B)에는 로직 소자용 게이트 산화막(130)이 형성된다.
제 2 영역(B)에 잔류하는 배리어 질화막은 130 내지 170℃의 온도범위의 H3PO4용액을 이용한 습식식각을 실시하여 제거하는 것이 바람직하다. 제 2 영역(B)에 잔류하는 배리어 산화막(114)은 HF 수용액을 이용하여 제거하는 것이 바람직하다. 물론 상술한 식각공정에 있어서 제 1 영역(A)의 고전압 소자용 게이트 산화막(120)은 배리어 질화막(116) 식각시에는 손실이 거의 없게 된다. 물론 배리어 산화막(114) 식각시 약 70Å정도의 손실이 발생하나 이는 고전압 소자용 게이트 산화막(120)의 특성에 영향을 줄 정도는 아니다. 또한 후속 로직 소자용 게이트 산화막(130) 형성을 위한 산화공정시 충분히 보상될 수 있다.
로직 소자용 게이트 산화막(130)은 700 내지 900℃의 온도범위에서 습식 산화 방식으로 40 내지 60Å 두께로 형성하는 것이 바람직하다. 물론 습식 산화 공정후, NO 및/또는 N2O 가스를 이용한 어닐링 공정을 실시하여 게이트 산화막들의 막질을 향상시키는 것이 매우 바람직하다.
제 1 영역(A)에 고전압 소자용 게이트 산화막(120)이 형성되고, 제 2 영역(B)에 로직 소자용 게이트 산화막(130)이 형성된 반도체 기판(110) 상에 게이트 전극용 도전막(미도시)을 형성한다. 상기 게이트 전극용 도전막으로는 폴리 실리콘막을 사용하는 것이 바람직하다. 소정의 패터닝 공정을 실시하여 고전압 소자용 게이트 전극(미도시)을 형성하고, 로직 소자용 게이트 전극(미도시)을 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 로직 소자 영역에 배리어막을 형성하여 고전압 소자용 게이트 산화막 형성시 로직 소자 영역에는 산화막이 형성되지 않게 하여 두꺼운 게이트 산화막 식각을 수행하지 않음으로써 필드 영역의 소자 분리막 손상을 방지할 수 있다.
또한, 고온 열처리를 통해 게이트 산화막의 막질을 향상하여 게이트 산화막의 전기적 특성을 향상 시킬 수 있다.
Claims (4)
- 고전압 소자가 형성될 제 1 영역과 로직 소자가 형성될 제 2 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;상기 제 2 영역에 산화방지를 위한 배리어막을 형성하는 단계;상기 제 1 영역에 고전압 소자용 게이트 산화막을 형성하는 단계;상기 제 2 영역의 상기 배리어막을 제거하는 단계; 및산화공정을 통해 상기 제 2 영역에 로직 소자용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 30 내지 60Å 두께의 산화막과 140 내지 160Å 두께의 질화막으로 이루어진 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 질화막은 700 내지 800℃의 온도와 100mTorr 내지 500mTorr의 압력하에서 SiH2Cl2가스와 NH3가스를 1 : 2 내지 1 : 10 정도로 혼합한 가스를 사용하여 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 로직 소자용 게이트 산화막 형성후,NO 및/또는 N2O 가스를 이용한 어닐 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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Cited By (3)
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|---|---|---|---|---|
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| KR100844954B1 (ko) * | 2006-12-27 | 2008-07-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성방법 |
| KR100983241B1 (ko) * | 2007-08-10 | 2010-09-20 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치 및 그 제조 방법 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100667904B1 (ko) * | 2005-10-28 | 2007-01-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 듀얼 게이트 산화막 형성방법 |
| KR100844954B1 (ko) * | 2006-12-27 | 2008-07-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성방법 |
| KR100983241B1 (ko) * | 2007-08-10 | 2010-09-20 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치 및 그 제조 방법 |
| US7998806B2 (en) | 2007-08-10 | 2011-08-16 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8258570B2 (en) | 2007-08-10 | 2012-09-04 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8460992B2 (en) | 2007-08-10 | 2013-06-11 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
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