KR100466208B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 씨크 게이트 산화막(Thick Gate Oxide)과 씬 게이트 산화막(Thin Gate Oxide)을 하이-케이 게이트 산화막과 로우-케이 게이트 산화막을 증착한 다음 씬 게이트 산화막 영역의 로우-케이 게이트 산화막을 습식식각을 통하여 제거함으로써, 하이-케이 물질을 이용한 듀얼 게이트 산화막을 형성할 수 있고, 게이트 전극의 누설전류를 방지할 수 있으며, 이를 통하여 소자의 신뢰성을 향상할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.1㎛이하의 로직 테크(Logic Tech)에서 높은 유전율(High-K)을 갖는 듀얼 게이트 산화막(Dual Gate Oxide)의 형성 방법에 관한 것이다.
종래의 반도체 소자의 집적화로 인해 0.1㎛이하의 디자인 룰(Design Rule)을 갖는 반도체 소자의 게이트 산화막의 두께는 전기학적으로 15Å이 하로 형성하여야 한다. 즉, 이는 현재 게이트 산화막으로 사용하는 옥시나이트라이드(Oxynitride) 산화막의 두께가 물리학적으로 12Å 이하가 되어야 한다. 하지만, 옥시나이트라이드 산화막의 두께가 12Å이 하에서는 다이렉트 터널링 전류(Direct Tunneling Current)에 의해 누설 전류(Leakage Current)가 매우 커져 로우 스탠바이 전압소자 (Low Stanby Power Device)등에 사용하기 어렵다.
이를 해결하기 위해 높은 유전율을 갖는 하이-케이(High-k) 게이트 산화막을 제조하는 기술이 많이 연구되고 있다. 즉, 하이-케이 게이트 산화막을 사용하면 유전상수가 크기 때문에 물리학적으로 두꺼운 산화막을 형성할 수 있고, 이로써 누설 전류의 증가를 방지할 수 있다.
종래의 로직 디바이스에서는 다양한 문턱전압(Multiple Vt)을 이용하기 위해서 다양한 두께의 게이트 산화막이 요구되고 있다. 이러한 다양한 두께의 게이트 산화막으로 높은 유전율을 갖는 하이-케이 게이트 산화막을 사용할 경우 종래의 게이트 산화막 형성 방법으로 이를 형성하기에는 많은 문제점이 있다.
종래의 듀얼 게이트 산화막은 열산화 공정, 감광막 마스킹 공정 및 습식 식각공정을 통하여 형성하거나, N2등의 이온주입을 통한 성장속도의 차를 이용하여 형성한다. 먼저 습식각에 의한 방법을 하이-케이 게이트 산화막에 적용하게 되면하이-케이 게이트 산화막이 잘 제거되지 않는 문제점이 있다. 이는 종래의 열산화막은 기존의 HF/NH4HF/H2O등에 의해 쉽게 습식각이 되지만, 하이-케이물질은 습식각 속도가 매우 느려 적용하기 힘들다. 또한, N2등의 이온주입을 통한 성장속도의 차를 이용하여 형성하는 방법은 하이-케이 물질 자체가 기본적으로 화학기상증착(Chemical Vapor Deposition; CVD)법으로 제조하기 때문에 성장속도의 차가 크지 않아 이를 적용하기가 힘든 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 고유전율 물질을 증착한 다음 씨크 게이트 산화막 영역의 고유전율 산화막상부에 실리콘산화막을 형성하고, 씬 게이트 산화막 영역에는 형성하지 않음으로써, 고유전율 물질을 이용한 듀얼 게이트 산화막을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소자 분리막
114, 116, 120 : 게이트 산화막 118 : 감광막 패턴
122 : 폴리 실리콘 126, 128 : 게이트 전극
130 : 측벽 스페이서
상기의 기술적 과제를 달성하기 위한 본 발명은 제 1 영역과 제 2 영역이 정의된 반도체 기판에 소자 분리 공정을 실시하여 소자 분리막을 형성하는 단계와, 상기 반도체 기판 상부에 고유전율 게이트 산화막과 저유전율 게이트 산화막을 순차적으로 형성하는 단계와, 상기 제 2 영역의 상기 저유전율 게이트 산화막을 습식식각을 실시하여 식각 함으로써, 상기 제 1 영역에는 상기 고유전율 게이트 산화막과 상기 저유전율 게이트 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2게이트 산화막 영역에는 상기 저유전율 게이트 산화막으로 이루어진 제 2 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 폴리 실리콘을 증착한 다음 패터닝 공정을 실시하여 상기 제 1 게이트 산화막을 갖는 제 1 게이트 전극과 상기 제 2 게이트 산화막을 갖는 제 2 게이트 전극을 형성하는 단계 및 상기 제 1 및 제 2 게이트 전극 측벽에 측벽 스페이서를 형성한 다음 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 제 1 게이트 산화막은 상기 제 2 게이트 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제 1 영역(A)과 제 2 영역(B)이 정의된 반도체 기판(110)에 소자 분리 공정을 실시하여 소자 분리막(112)을 형성한다. 전처리 세정공정으로, 반도체 기판(110)을 NH4OH/H2O2/H2O 용액과 DHF(Diluted HF; 50 : 1의 비율로 H2O로 희석된 HF용액)용액을 이용하여 순차적으로 세정한다. 상술한 제 1 영역(A)은 두꺼운 두께의 게이트 산화막이 형성될 영역을 지칭하고, 제 2 영역(B)은 얇은 두께의 게이트 산화막이 형성될 영역을 지칭한다.
전체 구조 상부에 높은 유전율을 갖는 고유전율 게이트 산화막(114)을 형성한다. 구체적으로, 고유전율 게이트 산화막(114)은 전처리 세정공정을 통해 세정된 반도체 기판(110) 상부에 높은 유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicat, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 CVD 방법을 이용하여 증착한다. 이때 고유전율 물질을 사용하기 때문에 물리적으로 종래의 게이트 산화막보다 더 두꺼운 게이트 산화막을 형성할 수 있다.
한편, 고유전율 게이트 산화막(114) 증착전에 반도체 기판 표면이 O2에 의해 산화되는 것을 막기 위해 NH3에 의한 질화를 수행할 수 있다. 이는, CVD공정중에 반도체 기판 표면이 O2에 의해 산화되어 SiO2가 형성된다. 즉, SiO2막은 게이트 산화막의 유전율에 영향을 미치게 됨으로 순수한 고유전율의 산화막을 형성하기 위해 질화를 수행한다.
도 1b를 참조하면, 고유전율 게이트 산화막(114) 상부에 낮은 유전율을 갖는 저유전율 게이트 산화막(116)을 형성한다. 구체적으로, 저유전율 게이트 산화막(116)은 고유전율 게이트 산화막(114) 상부에 낮은 유전율을 갖는 SiON 또는SiO2물질을 열산화 방법 또는 CVD 방법을 이용하여 증착한다.
도 1c를 참조하면, 전체 구조 상부에 감광막을 도포한 다음 포토리소그라피(Photo Lithography) 공정을 실시하여 제 2 영역(B)을 노출시키는 감광막 패턴(118)을 형성한다. 감광막 패턴(118)을 식각마스크로 하는 식각공정을 실시하여 제 2 영역(B) 상부에 형성된 저유전율 게이트 산화막(116)을 제거한다. 구체적으로, BOE(Buffer Oxide Etchant; HF/NH4HF/H2O가 혼합된 용액)를 사용한 습식식각을 실시하여 제 2 영역(B)의 저유전율 게이트 산화막(116)을 제거한다. 상술한 습식식각시 저유전율 게이트 산화막(116)을 고유전율 게이트 산화막(114) 상부에 1 내지 10Å 두께로 잔류시킬 수 있다. 이는, 고유전율 게이트 산화막(114) 상부에 폴리 실리콘을 증착하고, 이온주입 및 다양한 열처리와 같은 후속공정을 수행하게 된다. 이러한 후속 공정시 고유전율의 게이트 산화막(114)과 그 상부에 형성된 폴리 실리콘이 반응되는 것을 방지하고, 또한, 표면이 거친 고유전율 게이트 산화막(114)의 표면처리를 위해 얇은 두께의 저유전율 게이트 산화막(116)이 잔류되도록 한다.
또한, 습식 식각의 타겟을 달리하여 다양한 두께의 게이트 산화막을 형성할 수도 있다. 이로써, 제 2 영역(B)에는 고유전율 게이트 산화막(114) 만이 잔류하고, 제 1 영역(A)에는 고유전율 게이트 산화막(114)과 저유전율 게이트 산화막(116)이 적층구조로 형성된다.
도 1d를 참조하면, 제 1 영역(A) 상부에 잔류하는 감광막 패턴(118)을 O3플라즈마(Dry O3Plasma) 또는 시너용제(Thinner Solvent)를 이용하여 제거한다. 제 1 영역(A) 및 제 2 영역(B) 상부에 게이트 전극용 폴리 실리콘(122)을 증착한 다음 게이트 패터닝 공정을 실시하여 제 1 영역(A)에는 씨크 게이트 산화막(즉, 고유전율 게이트 산화막(114)과 저유전율 게이트 산화막(116)이 적층구조; 120)을 갖는 제 1 게이트 전극(126)을 제 2 영역(B)에는 씬 게이트 산화막(즉, 고유전율 게이트 산화막; 114)을 갖는 제 2 게이트 전극(128)이 형성된다. 상기 제 1 및 제 2 게이트 전극(126 및 128) 측벽에 측벽 스페이서(130)를 형성한 다음 이온주입 하여 정션영역을 형성한다.
상술한 바와 같이, 본 발명은 높은 유전율을 갖는 고유전율물질을 이용하여 게이트 산화막을 형성함으로써 게이트 전극의 누설 전류를 방지할 수 있고, 0.1㎛ 이하의 디자인 룰을 갖는 게이트 전극을 형성할 수 있다.
또한, 씨크 게이트 산화막을 갖는 게이트 전극에서 고유전율 게이트 산화막과 폴리 실리콘 사이에 저유전율 게이트 산화막을 형성하여 계면 특성을 향상시키고, 이로 인해 누설전류의 증가를 방지하며, 소자의 신뢰성을 향상할 수 있다.
또한, 저유전율 게이트 산화막을 고유전율 게이트 산화막과 폴리 실리콘 사이에 위치함으로써, 고열에 대한 안정성을 유지할 수 있다.
Claims (6)
- 제 1 영역과 제 2 영역이 정의된 반도체 기판에 소자 분리 공정을 실시하여 소자 분리막을 형성하는 단계;상기 반도체 기판 상부에 고유전율 게이트 산화막과 저유전율 게이트 산화막을 순차적으로 형성하는 단계;상기 제 2 영역의 상기 저유전율 게이트 산화막을 습식 식각하여 상기 제 1 영역에는 상기 고유전율 게이트 산화막과 상기 저유전율 게이트 산화막으로 이루어진 제 1 게이트 산화막을 형성하고, 상기 제 2게이트 산화막 영역에는 상기 저유전율 게이트 산화막으로 이루어진 제 2 게이트 산화막을 형성하는 단계;전체 구조 상부에 폴리 실리콘을 증착한 후 패터닝 공정하여 상기 제 1 게이트 산화막을 갖는 제 1 게이트 전극과 상기 제 2 게이트 산화막을 갖는 제 2 게이트 전극을 형성하는 단계; 및상기 제 1 및 제 2 게이트 전극 측벽에 측벽 스페이서를 형성한 후 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하되, 상기 제 1 게이트 산화막은 상기 제 2 게이트 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고유전율 게이트 산화막은 높은 유전율을 갖는 Ta2O5, HfO2, ZrO2, HfON, HfSio, Al2O3, Hf-Silicat, Zr-silicate 및 TiO2중 적어도 어느 하나의 물질을 사용하여 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저유전율 게이트 산화막은 낮은 유전율을 갖는 SiON 또는 SiO2물질을 사용하여 열산화 방법 또는 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 영역의 상기 저유전율 게이트 산화막 습식 식각 공정은,상기 제 2 영역을 개방하는 감광막 패턴을 형성하는 단계;상기 개방된 제 2 영역의 저유전율 게이트 산화막을 BOE용액을 사용하여 식각하는 단계; 및상기 감광막 패턴을 O3플라즈마 또는 시너용제를 이용하여 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 영역의 상기 저유전율 게이트 산화막 습식 식각은 상기 저유전율 게이트 산화막을 완전히 제거하거나, 상기 저유전율 게이트 산화막을 1 내지 10Å두께 만큼 잔류되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고유전율 게이트 산화막 형성 전에 상기 반도체 기판이 O2에 의해 산화되는 것을 방지하기 위해 NH3에 의한 질화를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20040005083A (ko) | 2004-01-16 |
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