KR20060000575A - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 게이트를 형성하기 위한 폴리실리콘막 식각시 폴리실리콘 하부 가장자리 부분에 남아있는 잔여물을 제거할 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극을 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 기판이 노출되도록 층간절연막을 식각하는 단계; 상기 게이트 전극 하부 가장자리 부분에 잔류된 잔여물을 제거하기 위해 게이트 전극을 포함한 기판 결과물 상에 습식 산화 공정을 진행하는 단계; 및 상기 기판 전면 상에 블랭킷 식각을 진행하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘막 13a : 게이트 전극
14 : 감광막 패턴 15 : 질화막 스페이서
16 : 층간절연막 17 : 산화막
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 게이트를 형성하기 위한 폴리실리콘막 식각시 폴리실리콘 하부 가장자리 부분에 남아있는 잔여물(Residue)을 제거할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
현재 반도체 소자 공정에서 최소 게이트 선폭이 점점 작아짐에 따라 게이트 를 형성하는 폴리실리콘막 식각시 잔존하게 되는 폴리실리콘 성분의 잔여물로 인한 불량을 근본적으로 제거하기 위해 플라즈마 식각공정을 이용한 과도 식각(Over Etch), 50:1의 혼합비를 갖는 HF 용액 및 100:1의 혼합비를 갖는 BOE 용액을 이용한 습식 세정(Wet Cleaning) 및 이온주입된 불순물을 활성화시키기 위한 건식 산화공정 등을 사용해왔다.
그러나, 상기와 같은 방법들은 잔존하는 폴리실리콘의 성분을 변형시킬 우려가 있다. 또한, 습식 세정은 잔존하는 폴리실리콘을 제거하기 위해 과도한 습식 식각을 실시하게 되면, 패터닝된 폴리실리콘의 하부 가장자리 부분이 식각되어 소자의 특성을 악화시키는 단점이 있다. 마지막으로, 건식 산화방법은 잔존하는 폴리실리콘을 제거하기 위해 산화공정을 진행하는 동안 기판이 열을 많이 받게 되어 트랜지스터의 특성이 바뀌어 후속 공정을 다시 진행하여야 하는 단점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트를 형성하기 위한 폴리실리콘막 식각시 폴리실리콘 하부 가장자리 부분에 남아있는 잔여물을 제거할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전 극을 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 기판이 노출되도록 층간절연막을 식각하는 단계; 상기 게이트 전극 하부 가장자리 부분에 잔류된 잔여물을 제거하기 위해 게이트 전극을 포함한 기판 결과물 상에 습식 산화 공정을 진행하는 단계; 및 상기 기판 전면 상에 블랭킷 식각을 진행하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 습식 산화 공정을 단계는 게이트 전극을 포함한 기판 결과물 상에 산화막이 형성되는 것을 특징으로 한다.
상기 기판 전면 상에 블랭킷 식각을 단계는 상기 기판을 포함한 결과물 상에 형성된 산화막을 제거하는 것을 특징으로 한다.
상기 습식 산화 공정은 700∼800℃의 온도에서 10∼100Å/min의 산화속도로 퍼니스 내에서 수행하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 기판 상에 게이트 산화막 및 폴리실리콘막을 형성한 후에 게이트 전극을 형성하기 위한 폴리실리콘막 식각시 폴리실리콘막 하부 가장자리에 폴리실리콘 성분의 잔여물이 남게되는 종래 공정과 달리, 게이트를 형성한 후에 랜딩플러그 폴리를 형성하기 위해 층간절연막을 식각한 다음, 습식 산화 공정을 진행하여 게이트 전극을 포함한 기판 상에 산화막을 형성함으로써 기판의 액티브 영역에 데미지(Damage)를 주지 않고, 소자의 불량 을 유발하는 잔여물을 제거함으로써 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 산화막(12) 및 폴리실리콘막(13)을 형성한다. 이어서, 상기 폴리실리콘막(13) 상에 게이트 영역을 한정하는 감광막 패턴(14)을 형성한다.
도 1b에 도시된 바와 같이, 상기 감광막 패턴을 이용하여 상기 폴리실리콘막(13)을 식각하여 게이트 전극(13a)을 형성한다. 이때, 상기 폴리실리콘막 식각시 플라즈마를 이용하여 식각하며, 이때에 폴리실리콘막 하부 가장자리 부분에 폴리실리콘 성분의 잔여물(A)이 남게된다.
도 1c에 도시된 바와 같이, 상기 게이트 전극(13a)을 포함한 기판 결과물 상에 질화막을 형성한다. 그 다음, 상기 질화막을 식각하여 게이트 전극(13a) 양측벽에 질화막 스페이서(15)를 형성한다. 이어서, 상기 게이트 전극을 포함한 기판 결과물 상에 층간절연막(16)을 형성한다.
도 1d에 도시된 바와 같이, 상기 기판(11)이 노출되도록 상기 층간절연막(16) 및 게이트 산화막(12)을 식각한다. 이어서, 상기 게이트 전극(13a)을 포함한 기판 결과물 상에 습식 산화 공정을 통해 산화막(17)을 형성한다. 이때, 습식 산화 공정은 700∼800℃의 온도에서 10∼100Å/min의 산화속도로 퍼니스 내에서 수행한다. 여기에서, 습식 산화 공정으로 인해 폴리실리콘막 하부 가장자리 부분에 남아있는 잔여물(A)이 산화되어 산화막으로 변한다.
도 1e에 도시된 바와 같이, 상기 기판(11) 전면 상에 블랭킷 식각을 진행하여 상기 층간절연막(16)과 기판(11) 및 게이트 전극(13a) 양측벽에 형성된 산화막(17)을 제거한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 전술한 바와 같이, 게이트를 형성한 후에 랜딩플러그 폴리를 형성하기 위해 층간절연막을 식각한 다음, 습식 산화 공정을 진행하여 게이트 전극을 포함한 기판 상에 산화막을 형성함으로써 기판의 액티브 영역에 데미지를 주지 않고, 소자의 불량을 유발하는 잔여물을 제거할 수 있다.
따라서, 소자의 불량을 유발하는 잔여물을 제거함으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 전극을 포함한 기판 결과물 상에 층간절연막을 형성하는 단계;
    상기 기판이 노출되도록 층간절연막을 식각하는 단계;
    상기 게이트 전극 하부 가장자리 부분에 잔류된 잔여물을 제거하기 위해 게이트 전극을 포함한 기판 결과물 상에 습식 산화 공정을 진행하는 단계; 및
    상기 기판 전면 상에 블랭킷 식각을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 습식 산화 공정을 단계는 게이트 전극을 포함한 기판 결과물 상에 산화막이 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 기판 전면 상에 블랭킷 식각을 단계는 상기 기판을 포함한 결과물 상에 형성된 산화막을 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 습식 산화 공정은 700∼800℃의 온도에서 10∼100Å/min의 산화속도로 퍼니스 내에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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KR101116310B1 (ko) * 2008-04-04 2012-03-14 주식회사 하이닉스반도체 반도체 소자 제조 방법

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