KR100731139B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 양측에 그 게이트 패턴의 높이보다 낮은 사이드 월을 형성하고, 상기 사이드 월로부터 노출된 상기 게이트 패턴의 상면과 측면 및 상기 반도체 기판 상의 상기 사이드 월 양측에 실리사이드 층을 형성하여, 게이트 상에 형성되는 실리사이드를 기존보다 확장되도록 하여 게이트 저항을 더욱 낮추도록 한다.
반도체, 게이트, 사이드 월, 실리사이드, 게이트 저항
Description
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도,
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도,
도 3a 내지 도 3l는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 단면도이다.
* 도면의 주요부분에 대한 부호 설명
300: 반도체 기판 310: 게이트
320: 폴리 옥사이드 층 330: 캡 옥사이드 층
342,343: 사이드 월 350: 포토 레지스트 패턴
360: 실리사이드 층
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 게이트의 구조 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 동작속도를 결정하는 각종 요소 중 게이트 전극의 저항의 크기는 가장 중요한 요소로 인식되고 있다. 폴리 게이트 전극의 저항을 감소시키기 위한 방법의 하나로 폴리 게이트 전극상에 실리사이드 층을 형성하는데, 이에 대해 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(100) 상에 폴리실리콘과 같은 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질을 포토 레지스트(Photo-resist) 패턴을 마스크로 이용하여 식각한 후, 상기 포토 레지스트 패턴을 제거하고 세정 공정을 수행하여, 게이트 전극(110)을 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트 전극(110)을 포함한 상기 기판(100)의 전면(全面) 상에 폴리 옥사이드 층(Poly Oxide Layer)(120)을 형성한다. 상기 폴리 옥사리드 층(120)은 상기 식각 공정 시 발생하는 플라즈마(Plasma)에 의한 손상을 복구하고 후속 임플란트(Implant) 공정 예컨대, N LDD 형성을 위한 이온 주입 공정에서의 손상을 방지하기 위한 것이다.
도 1c에 도시된 바와 같이, 상기 폴리 옥사이드 층(120) 위에 캡(Cap) 옥사이드 층(130)을 형성한다. 상기 캡 옥사이드 층(130)은 N LDD 이온 주입 공정의 수행 후 후속 임플란트 공정 예컨대, P LDD 형성을 위한 이온 주입 공정에 의한 손상 방지 및 사이드웰 나트라이드(Sidewall Nitride)의 식각 공정 시의 부수적 손상을 방지하기 위한 것으로서, 식각 정지 층(Etching Stop Layer)으로 사용된다. 상기 캡 옥사이드 층(130)은 TEOS(Tetra Ethyl Ortho Silicate) 방법으로 형성할 수 있다.
도 1d에 도시된 바와 같이, 상기 캡 옥사이드 층(130)의 전면 상에 나트라이드 층(140)을 형성한다. 상기 나트라이드 층(140)은 사이드웰을 형성하기 위한 것으로서, 증착 방법으로 형성할 수 있다.
도 1e에 도시된 바와 같이, 상기 나트라이드 층(140)을 식각하여 상기 게이트 전극(110)의 양측에 사이드 월(141,142)을 형성한다. 이어, 소오스/드레인 임플란트 공정을 수행한다.
도 1f에 도시된 바와 같이, 상기 기판(100)의 표면 및 상기 게이트 전극(110) 상에 노출된 옥사이드(120,130)를 건식 및 습식 식각 방식을 이용하여 제거한다. 이와 같은 공정은 폴리 게이트의 저항을 낮추기 위해 폴리 보다 비 저항이 낮은 실리사이드(Silicide) 층을 상기 기판(100)의 표면 및 상기 게이트 전극(110)의 표면 상에 형성하기 위한 사전 작업이다.
마지막으로, 도 1g에 도시된 바와 같이, 상기 기판(100)의 노출면 및 상기 게이트 전극(100)의 노출면 상에 실리사이드 층(150)을 형성한다. 상기 실리사이드 층(150)은 상기 도 1f의 구조 전면 상에 Co, Ti, 또는 Ni 등의 금속층을 스퍼터(Sputter) 방식으로 증착한 후, 패터닝, 스트리브, 및 열처리 공정 등을 수행하여 형성한다.
상술된 종래의 방법에 따르면, 폴리보다 상대적으로 비저항이 낮은 실리사이드 층을 기판과 게이트의 노출면 상에 형성함으로써, 폴리 게이트의 저항을 낮출 수 있으나, 실리사이드 층이 게이트의 일부 즉, 상부면에만 형성되기 때문에, 저항을 낮추는데 한계가 있는 단점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 게이트 상에 형성되는 실리사이드층을 기존보다 확장되도록 하여 게이트 저항을 더욱 낮추도록 하는, 반도체 소자의 게이트 구조 및 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판 상에 형성된 게이트; 상기 게이트의 양측에 형성된 사이드 월; 및 상기 게이트의 상면과 양측면 및 상기 반도체 기판 상면의 상기 사이드 월의 양측으로 형성된 실리사이드 층을 포함하여 구성된 것을 특징으로 한다.
상기 실리사이드 층은 상기 게이트의 상면 전체를 덮고 있는 제 1 부분, 상기 제 1 부분으로부터 연장되어 상기 게이트의 양측면 일부를 덮고 있는 제 2 부분, 및 상기 반도체 기판의 상면을 덮고 있는 제 3 부분을 포함하여 구성되고, 상기 사이드 월의 높이는 상기 게이트의 높이보다 낮게 형성된다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 둘러싼 절연층을 형성하는 단계; 상기 기판내의 상기 게이트 양측으로 불순물 영역을 형성하는 단계; 상기 기판 상의 상기 절연층의 양측에 상기 절연층보다 높이가 낮은 보호층을 형성하는 단계; 상기 게이트의 상면 및 측면 일부가 노출되도록 상기 절연층을 제거하여 상기 게이트 패턴의 양측에 그 게이트 패턴의 높이보다 낮은 사이드 월을 형성하는 단계; 상기 보호층을 제거하는 단계; 및 상기 게이트의 상기 노출면 및 상기 반도체 기판 상의 상기 사이드 월 양측으로 실리사이드 층을 형성하는 단계를 포함하여 구성된다.
상기 절연층을 형성하는 단계는, 상기 게이트 패턴을 포함한 상기 기판의 전면에 절연 물질층을 형성하는 단계; 상기 절연 물질층 상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 마스크로 사용하여 상기 절연 물질층을 식각 하는 단계; 및 상기 포토 레지스트 패턴을 제거하는 단계를 포함하여 구성된다.
상기와 같은 목적을 달성하기 위하여 본 발명의 다른 측면에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 양측에 그 게이트 패턴의 높이보다 낮은 사이드 월을 형성하는 단계; 및 상기 사이드 월로부터 노출된 상기 게이트 패턴의 상면과 측면, 및 상기 반도체 기판 상의 상기 사이드 월 양측에 실리사이드 층을 형성하는 단계를 포함하여 구성된다.
상기 사이드 월을 형성하는 단계는, 상기 게이트 패턴을 둘러싼 절연층을 형성하는 단계; 상기 기판 상의 상기 절연층의 양측으로 보호층을 형성하는 단계; 상기 게이트의 상면 및 측면 일부가 노출되도록 상기 절연층을 제거하는 단계; 및 상기 보호층을 제거하는 단계를 포함하여 구성된다.
상기 절연층을 형성하는 단계는, 상기 게이트 패턴을 포함한 상기 기판의 전면에 절연 물질층을 형성하는 단계; 상기 절연 물질층 상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 마스크로 사용하여 상기 절연 물질층을 식각 하는 단계; 및 상기 포토 레지스트 패턴을 제거하는 단계를 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 소자 및 그 제조 방법에 대하여 설명한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도로서, 동 도면에 도시된 바와 같이, 반도체 기판(300); 상기 반도체 기판(300) 상의 게이트(310); 상기 게이트(310)의 양측면 상에 그 게이트(310)의 높이보다 낮게 형성된 사이드 월(342,343); 상기 사이드 월(342,343)이 형성된 부분을 제외한 상기 게이트(310)의 노출면-즉, 상기 게이트(310)의 전체 상면 및 일부 측면-상에 형성됨과 아울러 상기 반도체 기판(300)의 상면의 상기 사이드 월의 양측으로 형성된 실리사이드 층(360)으로 구성되어 있다.
도 3a 내지 도 3l는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 기판(300) 상에 폴리실리콘과 같은 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질을 포토 레지스트(Photo-resist) 패턴을 마스크로 이용하여 식각한 후, 상기 포토 레지스트 패턴을 제거하고 세정 공정을 수행하여, 게이트 전극(310)을 형성한다.
도 3b에 도시된 바와 같이, 상기 게이트 전극(310)을 포함한 상기 기판(300)의 전면(全面) 상에 폴리 옥사이드 층(Poly Oxide Layer)(320)을 형성한다. 상기 폴리 옥사리드 층(320)은 상기 식각 공정 시 발생하는 플라즈마(Plasma)에 의한 손상을 복구하고 후속 임플란트(Implant) 공정 예컨대, N LDD 형성을 위한 이온 주입 공정에서의 손상을 방지하기 위한 것이다.
도 3c에 도시된 바와 같이, 상기 폴리 옥사이드 층(320) 위에 캡(Cap) 옥사이드 층(330)을 형성한다. 상기 캡 옥사이드 층(330)은 N LDD 이온 주입 공정의 수행 후 후속 임플란트 공정 예컨대, P LDD 형성을 위한 이온 주입 공정에 의한 손상 방지 및 사이드월 나트라이드(Sidewall Nitride)의 식각 공정 시의 부수적 손상을 방지하기 위한 것으로서, 식각 정지 층(Etching Stop Layer)으로 사용된다. 상기 캡 옥사이드 층(330)은 TEOS(Tetra Ethyl Ortho Silicate) 방법으로 형성할 수 있다.
도 3d에 도시된 바와 같이, 상기 캡 옥사이드 층(330)의 전면 상에 나트라이드 층(340)을 형성한다. 상기 나트라이드 층(340)은 사이드월을 형성하기 위한 것으로서, 증착 방법으로 형성할 수 있다.
도 3e에 도시된 바와 같이, 상기 나트라이드 층(340) 상에 포토 레지스트 층을 형성한 다음, 그 포토 레지스트 층을 식각 방식으로 패터닝하여, 상기 게이트 전극(310)에 대략 대응하는 포토 레지스트 패턴(350)을 형성한다. 상기 포토 레지스트 패턴(350)은 상기 게이트 전극(310)과 그 게이트 전극(310)의 양측면에 형성될 사이드월에 대응하는 부분의 상기 나트라이드 층(340)을 보호하도록 형성한다. 다음, 상기 포토 레지스트 패턴(350)을 마스크로 사용하여 상기 나트라이드 층(340)을 식각각하므로써, 상기 게이트 전극(310)의 상면 및 양측면 전부를 감싸는 나트라이드 층(341)을 형성한다.
도 3f에 도시된 바와 같이, 상기 나트라이트 층(341)을 형성한 후, 상기 포토 레지스트 패턴(350)을 제거한다.
도 3g에 도시된 바와 같이, 이온 주입 공정을 수행하여 상기 반도체 기판(300)내의 상기 게이트 전극(310)의 양측에 불순물 영역(미도시)을 형성한다. 상기 불순물 영역은 소오스/드레인 영역이 된다.
도 3h에 도시된 바와 같이, 상기 나트라이드 층(341) 양측의 상기 반도체 기판(300) 상에 포토 레지스트 또는 기타 무기 물질 등으로 된 보호층(360)을 형성한다. 상기 보호층(360)은 통상적으로 상기 나이트라이드 층(341)의 높이보다 낮게 형성한다.
도 3i에 도시된 바와 같이, 상기 게이트 전극(310)의 상면 및 측면 일부의 상기 나트라이드 층(341) 및 상기 캡 옥사이드 층(330)을 제거하여, 그 나트라이드 층(341)의 높이가 상기 게이트 전극(310)의 높이보다 약간 낮게 양측에 형성된 사이드 월(342,343)을 형성한다. 상기 나트라이드 층(341) 및 상기 캡 옥사이드 층(330)의 제거는 건식 식각법을 이용한다.
도 3j에 도시된 바와 같이 상기 보호층(360)을 제거하고, 도 3k에 도시된 바와 같이 상기 노출된 폴리 옥사이드 층(320) 및 그 위에 잔존하는 캡 옥사이드 층(330)을 식각한 후 HF를 이용한 실리사이드 선세정 (Pre Clean)을 실시하여 실리사이드가 형성될 영역의 옥사이드를 제거한다.
최종적으로, 도 3l에 도시된 바와 같이, 상기 게이트 전극(310)의 노출된 부 분 즉, 그 게이트 전극(310)의 상면과 측면 상부 및 상기 반도체 기판(300)의 노출된 상면 위에 실리사이드 층(360)을 형성한다.
이상 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면, 게이트 상에 형성되는 실리사이드층을 게이트의 상면으로부터 양측면으로 확장되도록 하여 게이트 저항을 기존보다 낮추기 때문에 반도체 소자의 동작 속도를 향상시키는 효과가 있다.
Claims (14)
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- 반도체 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 둘러싼 절연층을 형성하는 단계;상기 기판내의 상기 게이트 양측으로 불순물 영역을 형성하는 단계;상기 기판 상의 상기 절연층의 양측에 상기 절연층보다 높이가 낮은 보호층을 형성하는 단계;상기 게이트의 상면 및 측면 일부가 노출되도록 상기 절연층을 제거하여 상기 게이트 패턴의 양측에 그 게이트 패턴의 높이보다 낮은 사이드 월을 형성하는 단계;상기 보호층을 제거하는 단계; 및상기 게이트의 상기 노출면 및 상기 반도체 기판 상의 상기 사이드 월 양측에 실리사이드 층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 절연층은 질화물로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 보호층은 무기 물질로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 보호층은 포토레지스트로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 절연층을 형성하기 전에, 상기 게이트 패턴 상에 옥사이드 층을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 옥사이드 층은 폴리 옥사이드 층 및 캡 옥사이드 층으로 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 절연층은 건식 식각에 의해 제거함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 절연층을 형성하는 단계는,상기 게이트 패턴을 포함한 상기 기판의 전면에 절연 물질층을 형성하는 단계;상기 절연 물질층 상에 포토 레지스트 패턴을 형성하는 단계;상기 포토 레지스트 패턴을 마스크로 사용하여 상기 절연 물질층을 식각 하 는 단계; 및상기 포토 레지스트 패턴을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020050133889A KR100731139B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020050133889A KR100731139B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 제조 방법 |
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| KR100731139B1 true KR100731139B1 (ko) | 2007-06-22 |
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ID=38373115
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020050133889A KR100731139B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 제조 방법 |
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|---|---|---|---|---|
| JPH0974199A (ja) * | 1995-01-12 | 1997-03-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR20010054169A (ko) * | 1999-12-03 | 2001-07-02 | 박종섭 | 반도체 소자 제조방법 |
| KR20050069057A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
-
2005
- 2005-12-29 KR KR1020050133889A patent/KR100731139B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974199A (ja) * | 1995-01-12 | 1997-03-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR20010054169A (ko) * | 1999-12-03 | 2001-07-02 | 박종섭 | 반도체 소자 제조방법 |
| KR20050069057A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
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