KR100744087B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 첨점 프로파일을 방지하면서 리세스 게이트의 선폭을 제어하고 소자의 리프레시 특성을 향상시키는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계; 상기 리세스 마스크 측벽에 폴리머를 형성하는 단계; 상기 폴리머가 형성된 리세스 마스크를 식각 베리어로 상기 반도체 기판의 소정 두께를 식각하여 리세스를 형성하는 단계; 및 상기 리세스 상에 게이트를 형성하는 단계를 포함한다.
리세스 게이트, 첨점(Horn), 등방성 식각, 폴리머, 게이트 선폭(CD)
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 평면도와 단면도의 TEM 사진,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 평면도와 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 액티브 영역 24 : 패드 산화막
25 : 리세스 마스크 패턴 26 : 폴리머
27 : 폴리실리콘막 28 : 실리사이드
29 : 게이트 하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 채널 길이를 증가시킴으로써 소자의 리프레시 향상을 위한 반도체 소자 제조 방법에 관한 것이다.
일반적으로 DRAM 반도체는 디자인 룰(design rule)에 따라 소자의 슈링크(shrink)가 계속 진행되면서, 소스/드레인과 게이트 채널(gate channel)간의 채널 길이 감소 및 전계(electric field)의 상승으로 리프레시(refresh) 특성이 저하된다.
따라서, 리프레시 특성을 향상시키기 위해서 게이트 채널과 소스/드레인 간의 거리를 멀리하고 전계를 줄이기 위해, 기판의 액티브 영역을 트렌치 식각하여 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; 'RG') 기술이 제안되었다.
위와 같이, 리세스 게이트를 갖는 반도체 소자를 제조하면 소자의 집적화에 따라 짧아지는 채널 길이보다 더 긴 채널 길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 방법을 도시한 공정 평면도와 단면도의 TEM 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리막(12)을 형성하여 액티브 영역(13)을 정의한다. 액티브 영역(13)을 소정 깊이로 식각하여 리세스 (R)를 형성한 TEM 사진으로서, 왼쪽은 평면도의 사진이고, 오른쪽은 평면도를 X∼X′방향으로 절취한 단면도의 사진을 나타낸다.
한편, 게이트 형성을 위한 리세스를 적용함으로써, 게이트 채널 길이를 증가시킬 수 있고 이에 따라 소자의 리프레시가 향상된다.
이어서 도 1b를 참조하면, 리세스(R)를 식각할 때, 소자분리막(12)과 인접한 부분의 액티브 영역(13)이 완전히 식각되지 않고 뾰족하게 남는 첨점(H) 프로파일이 필연적으로 발생하게 된다. 첨점 프로파일은 DRAM 동작시 전계 집중에 의한 소자의 전기적 특성 열화를 유발하기 때문에 DRAM 동작에 치명적인 영향을 미친다.
이를 완화하기 위하여 통상적으로 등방성 식각 효율이 높은 SF6 가스를 사용하여 반도체 기판(11)을 트렌치 식각하여 첨점(H)을 제어한다.
그러나, 도 1c를 참조하면, 상부 왼쪽/오른쪽 사진을 비교했을 때, 식각하고자 하는 물질(기판)이 하드마스크 물질(리세스 마스크)과 동일하여 최종 리세스 선폭이 증가하는 문제를 야기한다. 이는 후속 게이트 식각시 리세스 게이트와의 오버레이 마진이 작아져 트랜지스터 특성을 현저히 악화시키는 원인이 된다. 예컨대, 문턱 전압 베리에이션 증대, 소자의 리프레시 특성 감소 및 베리에이션 심화와 같은 현상이 발생한다.
이는, SF6 가스를 사용하여 리세스 식각시 하드마스크의 손실로 인해, 구현하고자 하는 리세스 선폭(43㎚)보다 리세스 식각후 더 큰 선폭(67㎚)으로 형성되는 것이다.
반면, 하부 왼쪽/오른쪽 사진을 비교했을 때 SF6 가스를 주입함으로써 첨점 깊이가 (517Å -> 263Å) 제어되는 것을 알 수 있다.
도 1d를 참조하면, SF6 가스 유량이 증가할수록 리세스 게이트 탑 선폭이 증가함을 알 수 있다.
상술한 바와 같이, 리세스 식각시 첨점이 발생하는 문제를 방지하기 위해 등방성 식각 가스(예컨대 SF6)를 사용하여 리세스 식각을 실시하였으나, 식각하고자 하는 물질이 하드마스크 물질과 동일하여 최종 리세스 선폭이 증가하여 게이트 형성시 공정 마진이 감소하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 첨점 프로파일을 방지하면서 리세스 게이트의 선폭을 제어하고 소자의 리프레시 특성을 향상시키는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계, 상기 리세스 마스크 측벽에 폴리머를 형성하는 단계, 상기 폴리머가 형성된 리세스 마스크를 식각 베리어로 상기 반도체 기판의 소정 두께를 식각하여 리세스를 형성하는 단계, 및 상기 리세스 상에 게이트를 형성하는 단계를 포함한다.
이와 같이, 리세스 게이트 형성 공정에서 발생하는 첨점 프로파일을 방지하기 위해 기판 식각시 SF6 가스를 첨가하였을 때 발생하는 리세스 게이트 선폭 문제를 해결하는 방법으로 리세스 마스크 식각 후 양측면에 폴리머를 발생시켜서, 후속 기판 기판 식각시 식각 방지막으로 사용하여 리세스 마스크 식각을 억제하여 최종 리세스 게이트 선폭을 제어할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 평면도(A)와 단면도(B)이다.
도 2a에서 평면도(A)와 단면도(B)에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(22)을 형성한다. 여기서, 소자분리막(22)을 제외한 나머지 반도체 기판(21)은 액티브 영역(23)으로 정의된다.
도 2b에서 평면도(A)와 단면도(B)에 도시된 바와 같이, 반도체 기판(21)에 패드산화막(24)이 형성되어 있는 것을 알 수 있는데, 이는 소자분리막(22) 형성시 패드막으로 사용했던 산화막으로, 리세스 식각시 리세스 마스크 패턴(25)과 더불어 마스크 역할을 한다. 이어서, 패드산화막(24)이 형성된 반도체 기판(21)의 전면에 리세스 마스크용 전도막을 증착한다.
이 때, 리세스 마스크용 전도막은 폴리실리콘막(Poly-Si), 티타늄막(Ti), 티타늄나이트라이드막(TiN), 텅스텐막(W) 및 알루미늄막(Al)과 같은 메탈 그룹에서 선택된 어느 한 물질을 사용하며 예컨대, 본 발명의 실시예에서는 폴리실리콘막을 사용한다.
이어서, 리세스 마스크용 전도막의 소정 영역 상에 하드마스크(도시하지 않음)를 형성하여 하드마스크를 식각마스크로 리세스 마스크용 전도막을 패터닝하여 리세스 마스크 패턴(25)을 형성한다. 리세스 마스크 패턴(25) 형성후 하드마스크를 스트립하고, 세정을 실시한다.
계속해서, 리세스 마스크 패턴(25) 측벽에 20Å∼50Å 두께의 폴리머(26)를 발생시키는데, 폴리머(26)를 형성하는 이유는 후속 기판의 리세스 식각시 등방성 식각 능력이 우수한 SF6 또는 NF3 가스로부터 리세스 마스크 패턴(25)의 측벽 식각 방지막으로 사용하여 첨점을 효과적으로 제어하면서 리세스 선폭이 증가하는 것을 방지할 수 있다.
한편, 폴리머(26) 증착시 HBr 가스를 사용하여 리세스 마스크 패턴(25) 측벽에만 선택적으로 발생시키도록 하고, 이 때 폴리머(26)는 LAM TCP 장비를 이용하여 증착한다.
도 2c의 평면도(A)와 단면도(B)에 도시된 바와 같이, 리세스 마스크 패턴(25)을 식각마스크로 반도체 기판(21)을 소정 두께 식각하여 리세스(R)를 형성한다.
한편, 반도체 기판(21)의 리세스 식각시 HBr/Cl2와 같은 식각 가스에 등방성 식각 효율이 높은 SF6 가스 또는 NF3 가스를 첨가하여 식각함으로써, 첨점(H)이 발생하지 않도록 제어한다. 이는 단면도(B)에서 첨점이 발생하지 않음을 확인할 수 있다.
또한, 리세스 마스크 패턴(25) 측벽에 폴리머(26)를 형성함으로써, 반도체 기판(21) 식각시 식각 가스에 의한 손실을 방지할수 있으므로, 리세스 게이트의 선폭을 제어할 수 있다.
도 2d의 평면도(A)와 단면도(B)에 도시된 바와 같이, 리세스 식각이 끝나고, 리세스 마스크 패턴(25)과 폴리머(26)를 제거한다. 이어서, 리세스(R)가 형성된 반도체 기판(21)의 전면에 열산화를 실시하여 게이트 산화막(도시하지 않음)을 형성하고, 게이트 산화막 상에 게이트 전도막으로 폴리실리콘막(27), 실리사이드(28)를 차례로 형성하고, 실리사이드(28) 상에 게이트 패터닝을 위한 마스크로 게이트하드마스크(29)을 형성한다.
다음으로, 게이트하드마스크(29) 상에 포토레지스트 패턴(도시하지 않음)을 식각마스크로 게이트하드마스크(29)을 식각하고, 포토레지스트 패턴을 스트립한 다음, 식각된 게이트하드마스크(29)를 식각베리어로 게이트 전도막(27, 28) 및 게이 트 산화막을 식각하여 리세스 게이트(RG)를 형성한다.
상술한 바와 같이, 반도체 기판에 리세스를 형성할 때, 리세스 마스크 패턴 측벽에 리세스 마스크 패턴의 식각 손실을 방지하기 위한 식각방지막으로 폴리머를 형성함으로써, 반도체 기판 식각시 등방성 식각 효율이 높은 SF6 가스를 첨가함으로써, 첨점을 방지하면서 리세스 게이트 선폭 증가 문제를 해결할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 추가 공정 없이 인시튜로 리세스 마스크 측면에 폴리머를 형성시켜 리세스 게이트의 첨점(horn)을 제거하면서 리세스 게이트의 선폭을 제어할 수 있으므로, 반도체 소자의 리프레시 특성 향상 및 안정적인 전기적 특성을 확보하고 수율을 향상시키는 효과를 얻을 수 있다.
Claims (6)
- 반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계;상기 리세스 마스크 측벽에 폴리머를 형성하는 단계;상기 폴리머가 형성된 리세스 마스크를 식각 베리어로 상기 반도체 기판의 소정 두께를 식각하여 리세스를 형성하는 단계; 및상기 리세스 상에 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 폴리머는 LAM TCP 장비에서 발생시키는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스 마스크 측벽에 폴리머를 형성하는 단계는,HBr 가스를 사용하여 상기 리세스 마스크 측벽에만 선택적으로 상기 폴리머를 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 폴리머가 형성된 리세스 마스크를 식각 베리어로 상기 반도체 기판의 소정 두께를 식각하여 리세스를 형성하는 단계는,인시튜로 리세스 식각을 실시하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스 마스크는 폴리실리콘막, 티타늄막, 티타늄니아트라이드막, 텅스텐막 및 알루미늄 막의 그룹에서 선택된 막을 사용하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 폴리머는 20Å∼50Å의 두께로 형성하는 반도체 소자 제조 방법.
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