JPS6076145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6076145A JPS6076145A JP18529383A JP18529383A JPS6076145A JP S6076145 A JPS6076145 A JP S6076145A JP 18529383 A JP18529383 A JP 18529383A JP 18529383 A JP18529383 A JP 18529383A JP S6076145 A JPS6076145 A JP S6076145A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- gate
- polycrystalline silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２層多結晶シリコン構造を有する半導体装置
における第１多結晶シリコン及び第２多結晶シリコン間
の層間絶縁膜形成方法に関するものである。
における第１多結晶シリコン及び第２多結晶シリコン間
の層間絶縁膜形成方法に関するものである。
従来例の構成とその問題点
２層多結晶シリコン構造を有する大規模集積回路（ＬＳ
Ｉ）、特に、６４にグイナミソクＲＡＭ等の大容用メモ
リーにおいては、第１層及び第２層多結晶シリコンのそ
れぞれの層でトランジスタを形成しているだめ、従来の
方法、例えば、第２ゲート酸化膜形成と同時に第１層多
結晶シリコン上の層間絶縁膜を形成する方法（以下、５
ｅｌｅｃｔｉｖｅＯｘｉｄｅ Ｃｏａｔｉｎｇ ｏｆ
５ｉｌｉｃｏｎ ｇａｔｅ、略して、５ＥＬＯＣ３法と
称す。）では、トランジスタの微細化、ゲート絶縁膜の
減少にともない、十分な膜厚を有する多結晶シリコン層
間絶縁膜を形成して、十分な耐圧を得ることが困難とな
っている。また５ＥＬＯＣ８法ではリンドープした第１
多結晶シリコン層の酸化と第２ゲート絶縁膜の酸化とを
同時に行うため、この第１層中のリンが第２ゲート形底
領域へオートドーピングされ、これが特性不良の原因と
なる。さらに、第１多結晶シリコン層の形成を異方性エ
ツチング工程等により行うため、そのステップ部が急峻
となり、第２多結晶シリコン層エツチング時にエツチン
グ残りを生じやすい。
Ｉ）、特に、６４にグイナミソクＲＡＭ等の大容用メモ
リーにおいては、第１層及び第２層多結晶シリコンのそ
れぞれの層でトランジスタを形成しているだめ、従来の
方法、例えば、第２ゲート酸化膜形成と同時に第１層多
結晶シリコン上の層間絶縁膜を形成する方法（以下、５
ｅｌｅｃｔｉｖｅＯｘｉｄｅ Ｃｏａｔｉｎｇ ｏｆ
５ｉｌｉｃｏｎ ｇａｔｅ、略して、５ＥＬＯＣ３法と
称す。）では、トランジスタの微細化、ゲート絶縁膜の
減少にともない、十分な膜厚を有する多結晶シリコン層
間絶縁膜を形成して、十分な耐圧を得ることが困難とな
っている。また５ＥＬＯＣ８法ではリンドープした第１
多結晶シリコン層の酸化と第２ゲート絶縁膜の酸化とを
同時に行うため、この第１層中のリンが第２ゲート形底
領域へオートドーピングされ、これが特性不良の原因と
なる。さらに、第１多結晶シリコン層の形成を異方性エ
ツチング工程等により行うため、そのステップ部が急峻
となり、第２多結晶シリコン層エツチング時にエツチン
グ残りを生じやすい。
第１図は、オープンビット線型６４にグイナミソクＲＡ
Ｍのメモリーセル部の断面図であり、たとえば、Ｐ型シ
リコン基板１上にゲート絶縁膜２を形成したのちに、メ
モリーセルキャパシタ電極用第１多結晶シリコン層３を
形成し、さらに、第２ゲート絶縁膜４を形成すると同時
に、第１多結晶シリコン層３を表面酸化し、層間絶縁膜
５を形成する。続いて、トランジスタゲート電極形成用
の第２多結晶シリコン層６を形成する。さらに、トラン
ジスタソース・ドレイン領域７を形成し、層間絶縁膜８
を形成したのち、コンタクトホール９およびアルミ配線
層１ｏの形成を行う。
Ｍのメモリーセル部の断面図であり、たとえば、Ｐ型シ
リコン基板１上にゲート絶縁膜２を形成したのちに、メ
モリーセルキャパシタ電極用第１多結晶シリコン層３を
形成し、さらに、第２ゲート絶縁膜４を形成すると同時
に、第１多結晶シリコン層３を表面酸化し、層間絶縁膜
５を形成する。続いて、トランジスタゲート電極形成用
の第２多結晶シリコン層６を形成する。さらに、トラン
ジスタソース・ドレイン領域７を形成し、層間絶縁膜８
を形成したのち、コンタクトホール９およびアルミ配線
層１ｏの形成を行う。
この構造を有する２層多結晶シリコン層間絶縁膜形成方
法では、第２ゲート絶縁膜４の膜厚の減少にともない第
１層多結晶シリコン３及び第２層多結晶シリコン６の層
間の絶縁耐圧を十分に確保することが困難となってきて
いる。寸だパターンサイズの微細化により多結晶シリコ
ンエッチも加］−パターン精度のよい異方性エッチが一
般化し、第１多結晶シリコン層３の段差部のステップカ
バーレージが悪くなシ、第２多結晶シリコン層６のエツ
チング残りが生じ、両層間リークを生じゃすい。
法では、第２ゲート絶縁膜４の膜厚の減少にともない第
１層多結晶シリコン３及び第２層多結晶シリコン６の層
間の絶縁耐圧を十分に確保することが困難となってきて
いる。寸だパターンサイズの微細化により多結晶シリコ
ンエッチも加］−パターン精度のよい異方性エッチが一
般化し、第１多結晶シリコン層３の段差部のステップカ
バーレージが悪くなシ、第２多結晶シリコン層６のエツ
チング残りが生じ、両層間リークを生じゃすい。
発明の目的
本発明の目的は、第１層ゲート電極部の側壁部分をシリ
コン酸化膜とシリコンナイトライド膜の２層で構成し、
第２ゲート絶縁膜の形成を層間絶縁膜の形成とは独立に
行うことが可能な２層多結晶シリコンゲート構造を有す
る半導体装置の層間絶縁膜の形成方法を提供することに
ある。
コン酸化膜とシリコンナイトライド膜の２層で構成し、
第２ゲート絶縁膜の形成を層間絶縁膜の形成とは独立に
行うことが可能な２層多結晶シリコンゲート構造を有す
る半導体装置の層間絶縁膜の形成方法を提供することに
ある。
発明の構成
本発明の２層多結晶シリコンゲート構造を有する半導体
装置の多結晶シリコン層間絶縁膜の形成方法では、半導
体基板」二に第１ゲート絶縁膜を形成したのち、第１層
の多結晶シリコン層を形成する工程、続いて前記第１多
結晶シリコン層表面に酸化膜を形成したのち、ホトリソ
グラフィ一工程により第１層ゲート電極部分と同一の層
間絶縁膜を形成する工程、さらに、前記層間絶縁膜を前
記第１多結晶シリコンのエツチングマスクとして、第１
層ゲート電極を形成する工程、続いて、前記のゲート電
極の端部露出面を酸化したのち、層間絶縁膜上にシリコ
ンナイトライド膜を形成し、ついで、エツチング残程に
より第１多結晶シリコンゲート電極側壁部分にのみ前記
シリコンナイトライド膜を残置する工程、さらに、第２
ゲート絶縁膜、第２多結晶シリコンゲート電極を形成す
る工程をそなえたもので、これにより、眉間絶縁膜の高
耐圧化がはかられる。
装置の多結晶シリコン層間絶縁膜の形成方法では、半導
体基板」二に第１ゲート絶縁膜を形成したのち、第１層
の多結晶シリコン層を形成する工程、続いて前記第１多
結晶シリコン層表面に酸化膜を形成したのち、ホトリソ
グラフィ一工程により第１層ゲート電極部分と同一の層
間絶縁膜を形成する工程、さらに、前記層間絶縁膜を前
記第１多結晶シリコンのエツチングマスクとして、第１
層ゲート電極を形成する工程、続いて、前記のゲート電
極の端部露出面を酸化したのち、層間絶縁膜上にシリコ
ンナイトライド膜を形成し、ついで、エツチング残程に
より第１多結晶シリコンゲート電極側壁部分にのみ前記
シリコンナイトライド膜を残置する工程、さらに、第２
ゲート絶縁膜、第２多結晶シリコンゲート電極を形成す
る工程をそなえたもので、これにより、眉間絶縁膜の高
耐圧化がはかられる。
実施例の説明
本発明の実施例を以下に、第２図ａ −ｆの工程順断面
図により、詳しく説明する。
図により、詳しく説明する。
まず第２図ａに示すように、半導体基板、例えば第１ゲ
ート絶縁膜１３を形成したのち、第１ゲート電極拐料で
ある多結晶シリコン層１４を減圧ＣＶＤ法により形成し
、続いて、前記多結晶シリコン層１４の酸化あるいは、
ｃＶＤ法にょシ、約２０００〜３０００Ａの層間絶縁膜
１６を形成する。続いて第１ゲート電極形成部分に、同
図すに示すようなホトレジストマスク１６をホトリソグ
ラフィ一工程により形成し、これをエツチングマスクと
して層間絶縁膜１５を異方性エツチングする。ホトレジ
スト除去後、上記の層間絶縁膜１５をエツチングマスク
として、多結晶シリコン層１４を同図ＣＫ示すように、
サイドエッチ量が。、４μｍ程度の等方性エッチを行う
。続いて第１多結晶シリコンゲート層１４の側壁露出部
分を熱酸化し、約１０００人の酸化膜層１７を形成し、
さらに、同図ｄのように、減圧ＣＶＤ法により約３００
０人のシリコンナイトライド膜１８を形成する。続いて
上記のシリコンナイトライド膜１７を異方性エッチによ
りエッチオンし、同図ｅに示すように、第１ゲート電極
層側壁部のみにシリコンナイトライド膜１８を形成する
。続いて第２ゲート絶縁膜１９を形成し、再び減圧ＣＶ
Ｄ法により第２多結晶シリコンゲート電極層２０を形成
して、２層多結晶シリコンゲート構造を有する半導体装
置が実現できる。
ート絶縁膜１３を形成したのち、第１ゲート電極拐料で
ある多結晶シリコン層１４を減圧ＣＶＤ法により形成し
、続いて、前記多結晶シリコン層１４の酸化あるいは、
ｃＶＤ法にょシ、約２０００〜３０００Ａの層間絶縁膜
１６を形成する。続いて第１ゲート電極形成部分に、同
図すに示すようなホトレジストマスク１６をホトリソグ
ラフィ一工程により形成し、これをエツチングマスクと
して層間絶縁膜１５を異方性エツチングする。ホトレジ
スト除去後、上記の層間絶縁膜１５をエツチングマスク
として、多結晶シリコン層１４を同図ＣＫ示すように、
サイドエッチ量が。、４μｍ程度の等方性エッチを行う
。続いて第１多結晶シリコンゲート層１４の側壁露出部
分を熱酸化し、約１０００人の酸化膜層１７を形成し、
さらに、同図ｄのように、減圧ＣＶＤ法により約３００
０人のシリコンナイトライド膜１８を形成する。続いて
上記のシリコンナイトライド膜１７を異方性エッチによ
りエッチオンし、同図ｅに示すように、第１ゲート電極
層側壁部のみにシリコンナイトライド膜１８を形成する
。続いて第２ゲート絶縁膜１９を形成し、再び減圧ＣＶ
Ｄ法により第２多結晶シリコンゲート電極層２０を形成
して、２層多結晶シリコンゲート構造を有する半導体装
置が実現できる。
発明の効果
本発明は、従来の５ＥＬＯＣ６法による多結晶シリコン
ゲート層間絶縁膜形成では、一番問題となる層間絶縁膜
の膜厚を十分に厚く形成することができ、多結晶シリコ
ン層間容量を減少さることができる。また第１層多結晶
ソリコンゲート電極層側壁部分を酸化膜とシリコンナイ
トライド膜の２層構造とし十分な絶縁耐圧を確保するこ
とができる。さらに第２ゲート絶縁膜形成時には第１層
多結晶シリコンゲート電極は完全に層間絶縁膜でおおわ
れており、第１層多結晶シリコンからのリンのオートド
ーピングによる特性不良等の問題はない。これにより高
歩留りを実現することができる。
ゲート層間絶縁膜形成では、一番問題となる層間絶縁膜
の膜厚を十分に厚く形成することができ、多結晶シリコ
ン層間容量を減少さることができる。また第１層多結晶
ソリコンゲート電極層側壁部分を酸化膜とシリコンナイ
トライド膜の２層構造とし十分な絶縁耐圧を確保するこ
とができる。さらに第２ゲート絶縁膜形成時には第１層
多結晶シリコンゲート電極は完全に層間絶縁膜でおおわ
れており、第１層多結晶シリコンからのリンのオートド
ーピングによる特性不良等の問題はない。これにより高
歩留りを実現することができる。
第１図は従来の２層多結晶シリコンゲート電極構造を有
するグイナミノクＲＡＭメモリーセル部の断面図であり
、第２図ａ−ｆは本発明の層間絶縁膜形成方法を示す工
程順断面図である。 １．１１・・・・・・Ｐ型シリコン基板、２．１３・・
・・・・第１ゲート絶縁膜、３．１４・・・・・・第１
多結晶シリコン層、４．１９・・・・・・第２ゲート絶
縁膜、５．１５・・・・・・層間絶縁膜、６．２０・・
・・・・第２多結晶シリコン層、７・・・・・・ソース
・ドレイン領域、８・・・・・・ＡＩ配線層間絶縁膜、
９・・・・・・コンタクｉ・ホール、１゜・・・・・
・アルミ配線層、１２・・・・・・フィールド酸化膜、
１６・・・・・・ホトレジスト、ＨＬ ｉ−ｒ・・・・
・・酸化膜、１８・・・・・・シリコンナイトライド膜
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２ ４ ′ｔ １２図 （α） 第 ２ 図 （Ｃ） ３ （山 ＠ ２ 図 ＣＱ） （十）
するグイナミノクＲＡＭメモリーセル部の断面図であり
、第２図ａ−ｆは本発明の層間絶縁膜形成方法を示す工
程順断面図である。 １．１１・・・・・・Ｐ型シリコン基板、２．１３・・
・・・・第１ゲート絶縁膜、３．１４・・・・・・第１
多結晶シリコン層、４．１９・・・・・・第２ゲート絶
縁膜、５．１５・・・・・・層間絶縁膜、６．２０・・
・・・・第２多結晶シリコン層、７・・・・・・ソース
・ドレイン領域、８・・・・・・ＡＩ配線層間絶縁膜、
９・・・・・・コンタクｉ・ホール、１゜・・・・・
・アルミ配線層、１２・・・・・・フィールド酸化膜、
１６・・・・・・ホトレジスト、ＨＬ ｉ−ｒ・・・・
・・酸化膜、１８・・・・・・シリコンナイトライド膜
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２ ４ ′ｔ １２図 （α） 第 ２ 図 （Ｃ） ３ （山 ＠ ２ 図 ＣＱ） （十）
Claims (1)
- 半導体基板上にゲート絶縁膜を形成したのち、第１層の
多結晶シリコン層を形成する工程、前記第１層の多結晶
シリコン層表面に酸化膜を形成したのち、ホトリソグラ
フィ一工程により第１層ゲート電極形成部分と同一の層
間絶縁膜を形成する工程、前記層間絶縁膜をエツチング
マスクとして、第１層の多結晶シリコン層を等方性エツ
チング工程により第１層ゲート電極に形成する工程、前
記第１ゲート電極の端部露出面を酸化したのち、シリコ
ンナイトライド膜を形成し、ドライエツチング工程によ
り第１ゲート電極側壁部分にのみシリコンナイトライド
膜を残置する工程、第２ゲート絶縁膜、第２多結晶シリ
コンゲート電極を形成する工程をそなえた半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529383A JPS6076145A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529383A JPS6076145A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076145A true JPS6076145A (ja) | 1985-04-30 |
Family
ID=16168319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18529383A Pending JPS6076145A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365645A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
-
1983
- 1983-10-03 JP JP18529383A patent/JPS6076145A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365645A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置の製造方法 |
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