JPS595662A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS595662A JPS595662A JP57114191A JP11419182A JPS595662A JP S595662 A JPS595662 A JP S595662A JP 57114191 A JP57114191 A JP 57114191A JP 11419182 A JP11419182 A JP 11419182A JP S595662 A JPS595662 A JP S595662A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- capacitor
- insulating film
- memory
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にダイナミックＲＡＭ型
記憶装置におけるリファレンス用記憶素子に関するもの
である。
記憶装置におけるリファレンス用記憶素子に関するもの
である。
一個のトランジスタと一個のコンテンサーによ多構成さ
れる（以下１−Ｔ１型と記す。）ＭＯＳダイナミックＲ
ＡＭの記憶素子の一部の等価回路を第１図に示す。記憶
素子及びリファレンス用記憶素子の平面図を第２図、断
面図を第３図に示す。
れる（以下１−Ｔ１型と記す。）ＭＯＳダイナミックＲ
ＡＭの記憶素子の一部の等価回路を第１図に示す。記憶
素子及びリファレンス用記憶素子の平面図を第２図、断
面図を第３図に示す。
すなわちセンスアンプ（３）に接続される複数の記憶素
子と２個のダミー素子から構成される。記憶素子のコン
テンサーの容量（Ｃｓ ）とりアレンス用記憶素子のコ
ンデンサーの容量（ＣＲ）は、１−Ｔｒ型のダイナミッ
クＲＡＭてはｃｓ：ｃＲ＝２：１前後の値に設定される
。従来Ｃ６とＣＲはコンデンサ一部の絶縁膜を同一膜厚
としてリファレンス用記憶素子のコンテンサ一部の面積
を記憶素子のコンデンサ一部の約２分１になる様設定し
てＣ８とＣＲの比を実現していた。しかし近年メモリの
大容量化が進むにつれて記憶素子、記憶素子のコンテン
サーの面積がきわめて小さくなってきた。特にリファレ
ンス用記憶素子のコンテンサーの面積はきわめて小さい
１）そのためフォトエツチングを用いた各パターンの形
成のバラツキ、例えばフィールド幅のバラツキ、コンデ
ンサーの電極（４）の寸法のバラツキ等によりＣ８とＣ
Ｒの比が設定値からずれ歩留及び動作マージン等に影響
を与えるようになってきた。
子と２個のダミー素子から構成される。記憶素子のコン
テンサーの容量（Ｃｓ ）とりアレンス用記憶素子のコ
ンデンサーの容量（ＣＲ）は、１−Ｔｒ型のダイナミッ
クＲＡＭてはｃｓ：ｃＲ＝２：１前後の値に設定される
。従来Ｃ６とＣＲはコンデンサ一部の絶縁膜を同一膜厚
としてリファレンス用記憶素子のコンテンサ一部の面積
を記憶素子のコンデンサ一部の約２分１になる様設定し
てＣ８とＣＲの比を実現していた。しかし近年メモリの
大容量化が進むにつれて記憶素子、記憶素子のコンテン
サーの面積がきわめて小さくなってきた。特にリファレ
ンス用記憶素子のコンテンサーの面積はきわめて小さい
１）そのためフォトエツチングを用いた各パターンの形
成のバラツキ、例えばフィールド幅のバラツキ、コンデ
ンサーの電極（４）の寸法のバラツキ等によりＣ８とＣ
Ｒの比が設定値からずれ歩留及び動作マージン等に影響
を与えるようになってきた。
本発明は記憶素子のコンデンサーの絶縁膜厚とリファレ
ンス用記憶素子のコンデンサーの絶縁膜厚が相異なるこ
とによシ上記欠点を解消し動作マージンの広い半導体記
憶装置を提供するものである。
ンス用記憶素子のコンデンサーの絶縁膜厚が相異なるこ
とによシ上記欠点を解消し動作マージンの広い半導体記
憶装置を提供するものである。
この発明の半導体装置は半導体基板の１主表面上に記憶
ｘ子がコンデンサー、トランジスタ各々１つから力る半
導体記憶装置で記憶素子のコンデンサーの絶縁膜厚とリ
ファレンス用記憶素子のコンデンサーの絶縁膜厚が相異
なることを特徴とする半導体記憶装置でを）る。
ｘ子がコンデンサー、トランジスタ各々１つから力る半
導体記憶装置で記憶素子のコンデンサーの絶縁膜厚とリ
ファレンス用記憶素子のコンデンサーの絶縁膜厚が相異
なることを特徴とする半導体記憶装置でを）る。
本発明のように記憶素子のコンデンサ・−の絶縁膜厚と
リファレンス用記憶素子のコンテンツ−の絶縁膜厚が違
う構成にすることにより、リファレンス用記憶素子のコ
ンデンサーの面積、形状に自由度が生首れ、またフォト
エッチ工程でのパターン幅の制御に比べ絶縁膜厚の制御
は容易であるためＣＦＪとＣＲの比が設定値からのずれ
を最小にすることができる。１ 以下本発明を実施例によシ説明する。第４図、第５図は
それぞれ本発明の１実施例を示すものである。第４図（
ａ）は記憶素子の平面図、第４図中）はリファレンス用
記憶素子の平面図、第５図（ａ）は記憶素子の断面図、
第５図中）はリファレンス用記憶素子の断面図を各々示
す。図中１はディデッド線、１２は一層目の多結晶半導
体で形成される記憶素子のコンテンサー電極、１４は２
層目の多結晶半導体で形成される記憶素子選択用トラン
ジスタ、１６は記憶素子のコンテンサーの絶縁膜で膜厚
２５ＯＡ’１３は２層目の多結晶半導体で形成されるリ
ファレンス用記憶素子コンデンサー電極、１５は２層目
多結晶半導体で形成されるリファレンス用記憶素子選択
用トランジスタ、】７はリファレンス用記憶素子用ンテ
ンサー絶縁膜で膜厚５００ Ａ”である。トランジスタ
のケート絶縁膜厚は５００にでおる１）このようにリフ
ァレンス用記憶素子のコンデンサーの単位面積当りの容
量は記憶素子のそれの２分の１であシ、記憶素子のコン
デンサー（１（Ｉｔとリファレンス用記憶素子のコンデ
ンサーαηけ面積が等しく形状も同一にすることができ
る。絶縁膜の膜厚の制御はフォトエツチング工程でのパ
ターン幅の制御に比べ制御が容易であるためＣ８とＣＲ
の比の設定値からのずれを最小にすることができる。ま
た１−’Ｉ’、型のダイナミックＲＡＭでは２層の多結
晶半導体を用いることは広く用いられておシ従来に比ベ
ニ程が長くなるととはない。
リファレンス用記憶素子のコンテンツ−の絶縁膜厚が違
う構成にすることにより、リファレンス用記憶素子のコ
ンデンサーの面積、形状に自由度が生首れ、またフォト
エッチ工程でのパターン幅の制御に比べ絶縁膜厚の制御
は容易であるためＣＦＪとＣＲの比が設定値からのずれ
を最小にすることができる。１ 以下本発明を実施例によシ説明する。第４図、第５図は
それぞれ本発明の１実施例を示すものである。第４図（
ａ）は記憶素子の平面図、第４図中）はリファレンス用
記憶素子の平面図、第５図（ａ）は記憶素子の断面図、
第５図中）はリファレンス用記憶素子の断面図を各々示
す。図中１はディデッド線、１２は一層目の多結晶半導
体で形成される記憶素子のコンテンサー電極、１４は２
層目の多結晶半導体で形成される記憶素子選択用トラン
ジスタ、１６は記憶素子のコンテンサーの絶縁膜で膜厚
２５ＯＡ’１３は２層目の多結晶半導体で形成されるリ
ファレンス用記憶素子コンデンサー電極、１５は２層目
多結晶半導体で形成されるリファレンス用記憶素子選択
用トランジスタ、】７はリファレンス用記憶素子用ンテ
ンサー絶縁膜で膜厚５００ Ａ”である。トランジスタ
のケート絶縁膜厚は５００にでおる１）このようにリフ
ァレンス用記憶素子のコンデンサーの単位面積当りの容
量は記憶素子のそれの２分の１であシ、記憶素子のコン
デンサー（１（Ｉｔとリファレンス用記憶素子のコンデ
ンサーαηけ面積が等しく形状も同一にすることができ
る。絶縁膜の膜厚の制御はフォトエツチング工程でのパ
ターン幅の制御に比べ制御が容易であるためＣ８とＣＲ
の比の設定値からのずれを最小にすることができる。ま
た１−’Ｉ’、型のダイナミックＲＡＭでは２層の多結
晶半導体を用いることは広く用いられておシ従来に比ベ
ニ程が長くなるととはない。
実施例では記憶素子とリファレンス用記憶素子のスンテ
ンサーの絶縁膜を同一膜質と＋、ているが異なる膜質の
場合でも同様の効果が期待できる９、このように本発明
によれば製造上のバラツキによるＣ８とＣＲＯ比の設定
値からのすれを最小におさえることができ、動作マージ
ンの広（６半導体記憶回路を実現できる、。
ンサーの絶縁膜を同一膜質と＋、ているが異なる膜質の
場合でも同様の効果が期待できる９、このように本発明
によれば製造上のバラツキによるＣ８とＣＲＯ比の設定
値からのすれを最小におさえることができ、動作マージ
ンの広（６半導体記憶回路を実現できる、。
第１図１ｄ）ＭＯＳダイナミックＲＡＭの記憶素子の配
置の１部の竹節回路図、第２図（ａ）は従来の記憶素子
の平面図、第２図（ｂ）ＨＩＪファレンス用記憶素子の
平面図、第３図は従来の記憶素子及びリファレンス用記
憶素子の断面図、第４図（ａ）は本発明゛の記憶素子の
平目１１図、第４図（１））はリファレンス用記憶素子
の平面図、第５図（ａ）は本発明の記憶素子の断面図、
第５図（ｂ）はリファレンス用記憶素子の断面図１．で
ある。 なお図において、１・・・・・・ディジット線、２・・
・・・・ワード線、３・・・・・・センスアンプ、４・
・・・・・記憶素子及びリファレンス用記憶素子用コン
テンサー！、極、５・・・・・・記憶素子及びリファレ
ンス用記憶素子用選択トランジスタ、６・・・・・・半
導体基板、７・・・・・・コンデンサ一部絶縁膜、８・
・・・・・ゲート絶縁膜、９・・・・・・アルミ配置、
１０・・・・・・記憶素子コンテンサー、１１・・・・
・・リファレンス用記憶素子コンテンサー１２・・・・
・・記憶素子コンデンサー電極、１３・・曲す □
ファレンス用記憶素子コンデンサー電極、１４・・・・
・・記憶素子選択用トランジスタ、１５・・・・・・リ
ファレンス用記憶素子選択用ト、ランジスタ、１６・・
・・・・記憶素子コンデンサ一部絶縁膜、１７・・・・
・・リファレンス用記憶素子コンデンサ一部絶縁膜、２
１〜２４・・・・・・リファレンス用記憶素子、２５〜
３２・・・・・・記憶素子、である。 第１ 図 第２図色） 第２図 （ｂ） ・十 第３図 １５ 榮４図 （ｂ） 拵５図（ｂ）
置の１部の竹節回路図、第２図（ａ）は従来の記憶素子
の平面図、第２図（ｂ）ＨＩＪファレンス用記憶素子の
平面図、第３図は従来の記憶素子及びリファレンス用記
憶素子の断面図、第４図（ａ）は本発明゛の記憶素子の
平目１１図、第４図（１））はリファレンス用記憶素子
の平面図、第５図（ａ）は本発明の記憶素子の断面図、
第５図（ｂ）はリファレンス用記憶素子の断面図１．で
ある。 なお図において、１・・・・・・ディジット線、２・・
・・・・ワード線、３・・・・・・センスアンプ、４・
・・・・・記憶素子及びリファレンス用記憶素子用コン
テンサー！、極、５・・・・・・記憶素子及びリファレ
ンス用記憶素子用選択トランジスタ、６・・・・・・半
導体基板、７・・・・・・コンデンサ一部絶縁膜、８・
・・・・・ゲート絶縁膜、９・・・・・・アルミ配置、
１０・・・・・・記憶素子コンテンサー、１１・・・・
・・リファレンス用記憶素子コンテンサー１２・・・・
・・記憶素子コンデンサー電極、１３・・曲す □
ファレンス用記憶素子コンデンサー電極、１４・・・・
・・記憶素子選択用トランジスタ、１５・・・・・・リ
ファレンス用記憶素子選択用ト、ランジスタ、１６・・
・・・・記憶素子コンデンサ一部絶縁膜、１７・・・・
・・リファレンス用記憶素子コンデンサ一部絶縁膜、２
１〜２４・・・・・・リファレンス用記憶素子、２５〜
３２・・・・・・記憶素子、である。 第１ 図 第２図色） 第２図 （ｂ） ・十 第３図 １５ 榮４図 （ｂ） 拵５図（ｂ）
Claims (1)
- 半導体基板の一主表面上に各々１個のコンデンサー及び
トランジスタを含む記憶素子が設けられた半導体記憶装
置において、記憶用の記憶素子の該コンデンサーの絶縁
膜厚と１メアレンス用の記憶素子の該コンデンサーの絶
縁膜厚とが相異なることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114191A JPS595662A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114191A JPS595662A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595662A true JPS595662A (ja) | 1984-01-12 |
Family
ID=14631475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114191A Pending JPS595662A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570059A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1982
- 1982-07-01 JP JP57114191A patent/JPS595662A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570059A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
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