JPH0555513A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0555513A JPH0555513A JP3215648A JP21564891A JPH0555513A JP H0555513 A JPH0555513 A JP H0555513A JP 3215648 A JP3215648 A JP 3215648A JP 21564891 A JP21564891 A JP 21564891A JP H0555513 A JPH0555513 A JP H0555513A
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- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- conductor
- memory cell
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＤＲＡＭメモリセルのキャパシタ容量を大き
くしかもセル面積を小さくする。 【構成】 導体膜１，３と絶縁膜２からなるキャパシタ
がドレーン４、ゲート５、ソース６からなるＭＯＳＦＥ
Ｔの上にあってセルを構成している。キャパシタを導体
膜１，３がシリコン基板１０と垂直になるように配置
し、導体膜１の側面でソース４に接続している。キャパ
シタはトランジスターとは別の工程で作製し、層状のキ
ャパシタの側面を基板１０上の接続用導体９と接続す
る。
くしかもセル面積を小さくする。 【構成】 導体膜１，３と絶縁膜２からなるキャパシタ
がドレーン４、ゲート５、ソース６からなるＭＯＳＦＥ
Ｔの上にあってセルを構成している。キャパシタを導体
膜１，３がシリコン基板１０と垂直になるように配置
し、導体膜１の側面でソース４に接続している。キャパ
シタはトランジスターとは別の工程で作製し、層状のキ
ャパシタの側面を基板１０上の接続用導体９と接続す
る。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリー
（ＤＲＡＭ）に関する。
（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】ＤＲＡＭは室温動作する高速で電気的に
読み書き可能なメモリーとしては究極の構成であり、且
つシリコンの微細加工技術に支えられた現在知られてい
る最高密度のＬＳＩである。この技術は今後も長い寿命
を保つと考えられこれを改良して行くことは極めて大き
な意義がある。
読み書き可能なメモリーとしては究極の構成であり、且
つシリコンの微細加工技術に支えられた現在知られてい
る最高密度のＬＳＩである。この技術は今後も長い寿命
を保つと考えられこれを改良して行くことは極めて大き
な意義がある。
【０００３】
【発明が解決しようとする課題】メモリセルの微細化が
進む一方α線のソフトエラーの制約でセルの容量Ｃを小
さく出来ない。メモリは、ポータブルパソコン、ＩＣカ
ード等への用途が拡がっており、信頼性に対する要求は
厳しくなりこそすれ、ゆるめられることはない。
進む一方α線のソフトエラーの制約でセルの容量Ｃを小
さく出来ない。メモリは、ポータブルパソコン、ＩＣカ
ード等への用途が拡がっており、信頼性に対する要求は
厳しくなりこそすれ、ゆるめられることはない。
【０００４】従来トレンチ型セルが使用されているが、
面積を縮小しつつキャパシタの容量Ｃを確保しようとす
ると細く深いトレンチを掘る必要があり、その微細加工
が難しくなっている。このためスタック型セルが段々主
流になってくると思われるが製造プロセスが複雑になっ
てきている。
面積を縮小しつつキャパシタの容量Ｃを確保しようとす
ると細く深いトレンチを掘る必要があり、その微細加工
が難しくなっている。このためスタック型セルが段々主
流になってくると思われるが製造プロセスが複雑になっ
てきている。
【０００５】本発明の目的にスタック型メモリーセルの
上記の問題を解決した構造を提供することにある。
上記の問題を解決した構造を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、基板上
に形成されたＭＩＳトランジスタと、このＭＩＳトラン
ジスタの一方の拡散層に一方の電極が接続されもう一方
の電極が電源に接続されたキャパシタとでメモリセルが
構成された半導体メモリにおいて、前記キャパシタの電
極面が基板面に対して垂直あるいは大きな角度を有して
いることを特徴とする半導体メモリが得られる。キャパ
シタの電極を両方ともくし歯状にし、互いにかみあわせ
ると容量を増やすことができる。キャパシタ電極のうち
電源に接続された方の電極を隣接するメモリセル間で共
通にすると電極の数を減らすことができる。
に形成されたＭＩＳトランジスタと、このＭＩＳトラン
ジスタの一方の拡散層に一方の電極が接続されもう一方
の電極が電源に接続されたキャパシタとでメモリセルが
構成された半導体メモリにおいて、前記キャパシタの電
極面が基板面に対して垂直あるいは大きな角度を有して
いることを特徴とする半導体メモリが得られる。キャパ
シタの電極を両方ともくし歯状にし、互いにかみあわせ
ると容量を増やすことができる。キャパシタ電極のうち
電源に接続された方の電極を隣接するメモリセル間で共
通にすると電極の数を減らすことができる。
【０００７】
【実施例】図１に本発明の実施例を示す。（イ）はメモ
リセルの構造概略図、（ロ）はその等価回路図である。
Ｃはキャパシター、ＴはＭＯＳトランジスタである。
Ｘ、Ｓ、ＤはそれぞれトランジスタＴのゲート、ソー
ス、ドレーン電極である。又Ｘ、Ｙ、ＶP はおのおのメ
モリセルのワード線、ビット線、プレート電圧である。
リセルの構造概略図、（ロ）はその等価回路図である。
Ｃはキャパシター、ＴはＭＯＳトランジスタである。
Ｘ、Ｓ、ＤはそれぞれトランジスタＴのゲート、ソー
ス、ドレーン電極である。又Ｘ、Ｙ、ＶP はおのおのメ
モリセルのワード線、ビット線、プレート電圧である。
【０００８】次に（イ）の構造について説明する。対向
する平坦な導体膜１，３とその間にはさまれた絶縁膜２
でキャパシターＣが構成される。キャパシタＣはトラン
ジスタＴ上に位置しており、導体膜１，３の面はシリコ
ン基板１０に対し垂直になっている。ここで導体膜３を
プレート電圧ＶP に固定し、導体膜１をＭＯＳトランジ
スタのソース４（（ロ）のＳ）に接続する。トランジス
タのゲート電極５はワード線Ｘに、ドレーン６をビット
線Ｙに接続する。
する平坦な導体膜１，３とその間にはさまれた絶縁膜２
でキャパシターＣが構成される。キャパシタＣはトラン
ジスタＴ上に位置しており、導体膜１，３の面はシリコ
ン基板１０に対し垂直になっている。ここで導体膜３を
プレート電圧ＶP に固定し、導体膜１をＭＯＳトランジ
スタのソース４（（ロ）のＳ）に接続する。トランジス
タのゲート電極５はワード線Ｘに、ドレーン６をビット
線Ｙに接続する。
【０００９】図２にメモリセル２ビット分の構造を示
す。（イ）は平面図である。（ロ）が（イ）のＡ−Ａ’
の断面図。メモリセルは左右対称になっていて、おのお
のが一ビットセルになっている。平面図（イ）では煩雑
を避けるためキャパシタ部分は描いていない。以下一ビ
ット分について説明する。断面図（ロ）で導体膜１、絶
縁膜２、及び導体膜３がキャパシタを構成している。ド
レーン６は、コンタクト７でビット線Ｙにつながってい
る。キャパシタの導体膜１はソース４とコンタクト８と
接続用導体９を介して結合している。
す。（イ）は平面図である。（ロ）が（イ）のＡ−Ａ’
の断面図。メモリセルは左右対称になっていて、おのお
のが一ビットセルになっている。平面図（イ）では煩雑
を避けるためキャパシタ部分は描いていない。以下一ビ
ット分について説明する。断面図（ロ）で導体膜１、絶
縁膜２、及び導体膜３がキャパシタを構成している。ド
レーン６は、コンタクト７でビット線Ｙにつながってい
る。キャパシタの導体膜１はソース４とコンタクト８と
接続用導体９を介して結合している。
【００１０】以上の構造の製法の一例を説明する。トラ
ンジスタは通常のシリコンＬＳＩ製造プロセスによって
作る。接続用導体９まで作っておく。接続用導体９はハ
ンダで形成する。次にキャパシターを別に作っておく。
図３にキャパシタの製法を示す。（ａ）は平面図、
（ｂ）はＢ−Ｂ’断面図、（ｃ）（ｄ）は電極の構造を
示す図である。ガラス基板２０上にポリイミドを塗布
し、その上にＡｌ等で導体膜１を形成しキャパシタ電極
としてパターニングする。図中では一個しか描いてない
が電極はメモリセルと同じ数だけ形成する。その上にＣ
ＶＤ法でＳｉＯ2 膜やＳｉＯ2 ／Ｓｉ3 Ｎ4 の積層膜を
堆積し絶縁膜２とする。その上にＡｌ等で導体膜３を形
成しキャパシタ電極としてパターニングする。その際
（ａ）、（ｂ）図からわかるように、基板上方から見て
電極パターンが少しずれているようにする。その上にさ
らにポリイミドを塗布し、ポリイミド層２１とする。
ンジスタは通常のシリコンＬＳＩ製造プロセスによって
作る。接続用導体９まで作っておく。接続用導体９はハ
ンダで形成する。次にキャパシターを別に作っておく。
図３にキャパシタの製法を示す。（ａ）は平面図、
（ｂ）はＢ−Ｂ’断面図、（ｃ）（ｄ）は電極の構造を
示す図である。ガラス基板２０上にポリイミドを塗布
し、その上にＡｌ等で導体膜１を形成しキャパシタ電極
としてパターニングする。図中では一個しか描いてない
が電極はメモリセルと同じ数だけ形成する。その上にＣ
ＶＤ法でＳｉＯ2 膜やＳｉＯ2 ／Ｓｉ3 Ｎ4 の積層膜を
堆積し絶縁膜２とする。その上にＡｌ等で導体膜３を形
成しキャパシタ電極としてパターニングする。その際
（ａ）、（ｂ）図からわかるように、基板上方から見て
電極パターンが少しずれているようにする。その上にさ
らにポリイミドを塗布し、ポリイミド層２１とする。
【００１１】このようにして形成した基板の側面をエッ
チングして、導体膜１，３の端部２２を露出させる。ま
た側面を平坦にする。次に（ｃ）、（ｄ）に示すよう
に、側面にポリイミド層２３を形成し端部２２上のポリ
イミド層を開口して接続用導体９と接続するためのハン
ダの電極２４を形成する。位置を合わせて電極２４と接
続用半導体９を接続する。側面が平坦なので容易に両者
を接続できる。もう一方のキャパシタ電極となる導体膜
３についても同様にする。このようなキャパシタを配列
することによってメモリセルアレイを構成する。
チングして、導体膜１，３の端部２２を露出させる。ま
た側面を平坦にする。次に（ｃ）、（ｄ）に示すよう
に、側面にポリイミド層２３を形成し端部２２上のポリ
イミド層を開口して接続用導体９と接続するためのハン
ダの電極２４を形成する。位置を合わせて電極２４と接
続用半導体９を接続する。側面が平坦なので容易に両者
を接続できる。もう一方のキャパシタ電極となる導体膜
３についても同様にする。このようなキャパシタを配列
することによってメモリセルアレイを構成する。
【００１２】図４に容量を増やすことができるメモリセ
ル構造の例を示す。キャパシタのそれぞれの電極となる
導体膜４１，４３はくし歯状にし、互いにかみあう構造
となっている。導体膜４１，４３を間に絶縁膜４２をは
さんで全部で９層積層し、これらを図３と同様に側面で
交互に接続することによって、くし歯型のキャパシタ電
極を構成でき容量値を図１の例のほぼ８倍にできる。
ル構造の例を示す。キャパシタのそれぞれの電極となる
導体膜４１，４３はくし歯状にし、互いにかみあう構造
となっている。導体膜４１，４３を間に絶縁膜４２をは
さんで全部で９層積層し、これらを図３と同様に側面で
交互に接続することによって、くし歯型のキャパシタ電
極を構成でき容量値を図１の例のほぼ８倍にできる。
【００１３】図５は図１の構造のセルに比べキャパシタ
ーの電極の数を減らした例である。図１ではプレート電
極ＶP となる導体膜３が一つのセルで一つあるが、この
例では導体膜５３が２つのセルに共通になっており、導
体膜の数つまり電極層の数を一つ減らすことができる。
図１〜５で説明した本発明の構造ではキャパシターの面
積すなわち容量は基板１０と垂直方向（図では縦方向）
の長さを伸ばすことによって大きくすることができる。
ーの電極の数を減らした例である。図１ではプレート電
極ＶP となる導体膜３が一つのセルで一つあるが、この
例では導体膜５３が２つのセルに共通になっており、導
体膜の数つまり電極層の数を一つ減らすことができる。
図１〜５で説明した本発明の構造ではキャパシターの面
積すなわち容量は基板１０と垂直方向（図では縦方向）
の長さを伸ばすことによって大きくすることができる。
【００１４】なお、以上の実施例ではキャパシタの絶縁
膜２，４２はＳｉＯ2 やＳｉＯ2 ／Ｓｉ3 Ｎ4 積層膜を
用いたが、Ｔａ2 Ｏ5 などの高誘電率膜や、ＳｒＴｉＯ
3などの強誘電体膜を用いてもよい。またキャパシタ電
極は電極面が基板面に垂直な例を示したが、これに限ら
ず基板面に対して大きな角度があればよい。
膜２，４２はＳｉＯ2 やＳｉＯ2 ／Ｓｉ3 Ｎ4 積層膜を
用いたが、Ｔａ2 Ｏ5 などの高誘電率膜や、ＳｒＴｉＯ
3などの強誘電体膜を用いてもよい。またキャパシタ電
極は電極面が基板面に垂直な例を示したが、これに限ら
ず基板面に対して大きな角度があればよい。
【００１５】
【発明の効果】本発明によればメモリセルのキャパシタ
容量を大きくししかもセル面積を小さくすることができ
る。
容量を大きくししかもセル面積を小さくすることができ
る。
【図１】本発明のメモリセルの構造と等価回路を示す図
である。
である。
【図２】本発明のメモリセル２ビット分の平面図と断面
図である。
図である。
【図３】本発明のメモリセルのキャパシタ部分の製造工
程を示す図である。
程を示す図である。
【図４】キャパシタ電極をくし型にした場合を示す概略
図である。
図である。
【図５】２つのメモリセルに共通の電極を設けた場合を
示す概略図である。
示す概略図である。
１，３，４１，４３ 導体膜 ２，４２ 絶縁膜 ４ ソース ５ ゲート ６ ドレーン ７，８ コンタクト ９ 接続用導体 １０ シリコン基板 ２１，２３ ポリイミド層 ２２ 端部 ２４ 電極
Claims (3)
- 【請求項１】 基板上に形成されたＭＩＳトランジスタ
と、このＭＩＳトランジスタの一方の拡散層に一方の電
極が接続されもう一方の電極が電源に接続されたキャパ
シタとでメモリセルが構成された半導体メモリにおい
て、前記キャパシタの電極面が基板面に対して垂直ある
いは大きな角度を有していることを特徴とする半導体メ
モリ。 - 【請求項２】 キャパシタの電極を両方ともくし歯状に
し、互いにかみあわせたことを特徴とする請求項１に記
載の半導体メモリ。 - 【請求項３】 キャパシタの電極のうち電源に接続され
た方の電極を隣接するメモリセル間で共通にする請求項
１に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215648A JPH0555513A (ja) | 1991-08-28 | 1991-08-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215648A JPH0555513A (ja) | 1991-08-28 | 1991-08-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555513A true JPH0555513A (ja) | 1993-03-05 |
Family
ID=16675886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215648A Pending JPH0555513A (ja) | 1991-08-28 | 1991-08-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555513A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204560A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2022528255A (ja) * | 2020-02-20 | 2022-06-09 | 長江存儲科技有限責任公司 | Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス |
| US11864388B2 (en) | 2019-08-23 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
-
1991
- 1991-08-28 JP JP3215648A patent/JPH0555513A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204560A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US11864388B2 (en) | 2019-08-23 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
| JP2022528255A (ja) * | 2020-02-20 | 2022-06-09 | 長江存儲科技有限責任公司 | Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス |
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