JPH046106B2 - - Google Patents
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- JPH046106B2 JPH046106B2 JP57086627A JP8662782A JPH046106B2 JP H046106 B2 JPH046106 B2 JP H046106B2 JP 57086627 A JP57086627 A JP 57086627A JP 8662782 A JP8662782 A JP 8662782A JP H046106 B2 JPH046106 B2 JP H046106B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は半導体装置の構造に係わり、特に高集
積可能な半導体装置に関する。
積可能な半導体装置に関する。
従来、半導体装置は、素子を半導体基板表面に
形成するものがほとんどであり、特に、集積密度
の大きなLSI（大規模集積回路）ではその傾向が
強い。集積密度はさらに上げるために基板内部に
素子を形成したり、絶縁性の基板（例えばサフア
イア基板）上に半導体薄膜を形成し、その上に素
子を形成した例もあるが、大規模に生産されるま
でに到つていない。
形成するものがほとんどであり、特に、集積密度
の大きなLSI（大規模集積回路）ではその傾向が
強い。集積密度はさらに上げるために基板内部に
素子を形成したり、絶縁性の基板（例えばサフア
イア基板）上に半導体薄膜を形成し、その上に素
子を形成した例もあるが、大規模に生産されるま
でに到つていない。
最近、集積度を上げるために素子を多層に形成
する技術が検討されている。その例を図面を用い
て説明する。
する技術が検討されている。その例を図面を用い
て説明する。
第１図は、Gibbons等（IEEE，EDL−１，ｐ，
117，1980）の提案によるもので、同図ａは半導
体装置の模式的断面図、ｂはその等価回路であ
る。図において、１は基板、２は半導体薄膜、３
はゲート、４は絶縁膜、５及び６は拡散層であ
る。
117，1980）の提案によるもので、同図ａは半導
体装置の模式的断面図、ｂはその等価回路であ
る。図において、１は基板、２は半導体薄膜、３
はゲート、４は絶縁膜、５及び６は拡散層であ
る。
半導体装置１の表面と半導体薄膜２の裏面（基
板側に近い表面）にMOSトランジスタをつくり、
１つのゲート３で制御する構造となつている。
板側に近い表面）にMOSトランジスタをつくり、
１つのゲート３で制御する構造となつている。
第２図は、Lam等（IEDM Tech.Dig.，p.559，
1980）の提案によるもので、同図ａは半導体装置
の模式的断面図、ｂはその等価回路である。図に
おいて、前出のものと同一符号のものは同一又は
均等部分を示すものとする。
1980）の提案によるもので、同図ａは半導体装置
の模式的断面図、ｂはその等価回路である。図に
おいて、前出のものと同一符号のものは同一又は
均等部分を示すものとする。
基板１の上に絶縁膜（例えばSiO2）７を設け、
さらにその上に半導体薄膜２を設け、その半導体
薄膜の表面（基板から遠い表面）にMOSトラン
ジスタを形成している。このように構成すると、
浮遊容量が少なくなり、MOSトランジスタの動
作速度を上げることができる。
さらにその上に半導体薄膜２を設け、その半導体
薄膜の表面（基板から遠い表面）にMOSトラン
ジスタを形成している。このように構成すると、
浮遊容量が少なくなり、MOSトランジスタの動
作速度を上げることができる。
第１図、第２図に示したこれらの例では、
MOSトランジスタにおけるキヤリアの移動度の
低下を防ぐため、半導体薄膜２は、多結晶シリコ
ンを被着した後レーザを照射して瞬間的に多結晶
シリコンを結晶化させて、単結晶またはほとんど
単結晶に近い状態にしている。
MOSトランジスタにおけるキヤリアの移動度の
低下を防ぐため、半導体薄膜２は、多結晶シリコ
ンを被着した後レーザを照射して瞬間的に多結晶
シリコンを結晶化させて、単結晶またはほとんど
単結晶に近い状態にしている。
しかしながら、これらの例を含めて従来の素子
は、いずれも半導体薄膜の一表面のみを利用して
おり、このため工程が複雑になる割には集積度が
上がらないという問題点があつた。
は、いずれも半導体薄膜の一表面のみを利用して
おり、このため工程が複雑になる割には集積度が
上がらないという問題点があつた。
本発明は、以上の考察により、従来技術の問題
点をなくし、半導体薄膜上に多数の素子を形成す
る素子構造を提供するものである。
点をなくし、半導体薄膜上に多数の素子を形成す
る素子構造を提供するものである。
本発明は、ドライバMOSトランジスタと、負
荷MOSトランジスタとを有し、上記ドライバ
MOSトランジスタのゲート電極は基板上に設け
られた半導体薄膜の側面にゲート絶縁膜を介して
設けられ、上記負荷MOSトランジスタのゲート
電極は上記半導体薄膜の上面又は下面の一方にゲ
ート絶縁膜を介して設けられ、上記ドライバ
MOSトランジスタのゲート電極を入力端子とし、
上記ドライバMOSトランジスタの第１の端子と
上記負荷MOSトランジスタの第１の端子とを接
続して出力端子としたインバータを有することを
特徴とする半導体装置である。
荷MOSトランジスタとを有し、上記ドライバ
MOSトランジスタのゲート電極は基板上に設け
られた半導体薄膜の側面にゲート絶縁膜を介して
設けられ、上記負荷MOSトランジスタのゲート
電極は上記半導体薄膜の上面又は下面の一方にゲ
ート絶縁膜を介して設けられ、上記ドライバ
MOSトランジスタのゲート電極を入力端子とし、
上記ドライバMOSトランジスタの第１の端子と
上記負荷MOSトランジスタの第１の端子とを接
続して出力端子としたインバータを有することを
特徴とする半導体装置である。
以下、本発明を実施例に基いて詳細に説明す
る。
る。
第３図は本発明の第１の参考例を示したもの
で、半導体薄膜２の表面にスイツチング素子、裏
面にキヤパシタ（容量性素子）を配したダイナミ
ツクRAM（ランダム・アクセス・メモリ）のメ
モリセルである。同図ａは断面図、ｂはその等価
回路である。
で、半導体薄膜２の表面にスイツチング素子、裏
面にキヤパシタ（容量性素子）を配したダイナミ
ツクRAM（ランダム・アクセス・メモリ）のメ
モリセルである。同図ａは断面図、ｂはその等価
回路である。
基板（例えばSi基板）１上に絶縁膜（例えば
SiO2，膜厚0.1μm）７を形成、その上に単結晶ま
たはほとんど単結晶の半導体薄膜（例えばSiの薄
膜、膜厚1μm）２を形成する。さらにその上に絶
縁膜（例えばSiO2、膜厚0.1μm）４とゲート（例
えば多結晶Si、厚さ0.3μm）３を設け、半導体薄
膜２の表面部に拡散層６，６′を形成し、ゲート
３をワード線に、拡散層６をビツト線とする。こ
こでビツト線（拡散層６）側の半導体薄膜２の側
面には拡散層が入らぬようにし、その反対側の側
面には拡散層６′を形成する。ここで基板１に半
導体薄膜２が反転する極性の電圧を印加しておけ
ば、スイツチング素子のビツト線とは反対側のノ
ード（拡散層６′）と半導体薄膜２の裏面８とは
電気的に接続されるから、裏面８と基板１との間
の容量を、ダイナミツクRAMの電荷蓄積容量Ｃ
として用いることができる。
SiO2，膜厚0.1μm）７を形成、その上に単結晶ま
たはほとんど単結晶の半導体薄膜（例えばSiの薄
膜、膜厚1μm）２を形成する。さらにその上に絶
縁膜（例えばSiO2、膜厚0.1μm）４とゲート（例
えば多結晶Si、厚さ0.3μm）３を設け、半導体薄
膜２の表面部に拡散層６，６′を形成し、ゲート
３をワード線に、拡散層６をビツト線とする。こ
こでビツト線（拡散層６）側の半導体薄膜２の側
面には拡散層が入らぬようにし、その反対側の側
面には拡散層６′を形成する。ここで基板１に半
導体薄膜２が反転する極性の電圧を印加しておけ
ば、スイツチング素子のビツト線とは反対側のノ
ード（拡散層６′）と半導体薄膜２の裏面８とは
電気的に接続されるから、裏面８と基板１との間
の容量を、ダイナミツクRAMの電荷蓄積容量Ｃ
として用いることができる。
なお、半導体基板１の抵抗を低くするために、
その表面に拡散層（不純物濃度は例えば１×
1020／cm3）９を形成するのが好ましい。
その表面に拡散層（不純物濃度は例えば１×
1020／cm3）９を形成するのが好ましい。
第４図は本発明の第２の参考例を示したもの
で、第１の参考例と同様にダイナミツクRAMの
メモリセルである。同図ａは断面図、ｂはその等
価回路である。スイツチング素子を半導体薄膜２
の側面に形成した点が第１の参考例（第３図）と
異なつている。
で、第１の参考例と同様にダイナミツクRAMの
メモリセルである。同図ａは断面図、ｂはその等
価回路である。スイツチング素子を半導体薄膜２
の側面に形成した点が第１の参考例（第３図）と
異なつている。
ゲート３は半導体薄膜２の側面の近傍に絶縁膜
（酸化膜）４を介して設けられ、ビツト線（拡散
層６）と半導体薄膜２の裏面８との間にスイツチ
ング素子を形成している。
（酸化膜）４を介して設けられ、ビツト線（拡散
層６）と半導体薄膜２の裏面８との間にスイツチ
ング素子を形成している。
第５図ａ〜ｃは第２の参考例（第４図）におけ
るゲート３の製造工程説明図である。図面の順番
に対応させて、主要工程を説明する。
るゲート３の製造工程説明図である。図面の順番
に対応させて、主要工程を説明する。
(a) 基板１上に絶縁膜７と多結晶シリコン２′を
形成し、レーザ又は電子線１０を照射して多結
晶シリコン２′を単結晶化する。例えばレーザ
を用いる場合、その光源として出力３〜10Wの
連続発振Arレーザを用いたとすると、ビーム
径１〜30μm、走査速度１〜50cm／Ｓで単結晶
化ができ、半導体薄膜２が形成される。
形成し、レーザ又は電子線１０を照射して多結
晶シリコン２′を単結晶化する。例えばレーザ
を用いる場合、その光源として出力３〜10Wの
連続発振Arレーザを用いたとすると、ビーム
径１〜30μm、走査速度１〜50cm／Ｓで単結晶
化ができ、半導体薄膜２が形成される。
(b) 次に、絶縁膜（酸化膜）４と多結晶シリコン
又は金属等のゲートとすべき薄膜３′を形成、
方向性の強いエツチング方法（例えばイオンビ
ームエツチング）によりエツチングする。
又は金属等のゲートとすべき薄膜３′を形成、
方向性の強いエツチング方法（例えばイオンビ
ームエツチング）によりエツチングする。
(c) 上記エツチング工程において、半導体薄膜２
の側面部は、エツチングの進行が遅いためにゲ
ート３が残る。
の側面部は、エツチングの進行が遅いためにゲ
ート３が残る。
以上により、半導体薄膜２の側面にゲート電極
３が形成され、従つて側面をスイツチング素子と
して利用することが可能である。
３が形成され、従つて側面をスイツチング素子と
して利用することが可能である。
第６図は本発明の第３の参考例を示したもの
で、第１の参考例と同様な電気的動作を行なう半
導体装置であり、同図ａは模式的に示した断面
図、ｂは平面的レイアウトの一例を示す図、ｃは
等価回路である。
で、第１の参考例と同様な電気的動作を行なう半
導体装置であり、同図ａは模式的に示した断面
図、ｂは平面的レイアウトの一例を示す図、ｃは
等価回路である。
本参考例においては、蓄積容量を半導体薄膜２
の裏面のみでなく、その上面および側面にも設
け、得られるキヤパシタンスを大きくしたもので
ある。スイツチMOSトランジスタのゲート３、
および蓄積容量Ｃのうち半導体薄膜２の上面に構
成される部分に対するゲート１１が半導体薄膜２
の上面に設けられ、さらに蓄積容量のゲート１１
は半導体薄膜の隙間に入りこんで、その側面を蓄
積容量とするためのゲート１２となり、さらに半
導体薄膜の底面を蓄積容量とするためのゲート
（拡散層９）と接続されている。
の裏面のみでなく、その上面および側面にも設
け、得られるキヤパシタンスを大きくしたもので
ある。スイツチMOSトランジスタのゲート３、
および蓄積容量Ｃのうち半導体薄膜２の上面に構
成される部分に対するゲート１１が半導体薄膜２
の上面に設けられ、さらに蓄積容量のゲート１１
は半導体薄膜の隙間に入りこんで、その側面を蓄
積容量とするためのゲート１２となり、さらに半
導体薄膜の底面を蓄積容量とするためのゲート
（拡散層９）と接続されている。
第６図ｂに示したように、半導体薄膜２は、左
右からくしの歯状に交互に出ており、その中を半
導体薄膜の側面を蓄積容量とするゲート１２がジ
グザグに走る。ビツト線を連続的に接続するため
の配線の描画は省略したが、図において横方向に
配置され、コンタクト１３を通してスイツチ
MOSトランジスタのビツト線側と接続される。
右からくしの歯状に交互に出ており、その中を半
導体薄膜の側面を蓄積容量とするゲート１２がジ
グザグに走る。ビツト線を連続的に接続するため
の配線の描画は省略したが、図において横方向に
配置され、コンタクト１３を通してスイツチ
MOSトランジスタのビツト線側と接続される。
このレイアウトにより、蓄積容量を平面的に設
けた場合に比べ約６倍の容量値を得ることができ
る。
けた場合に比べ約６倍の容量値を得ることができ
る。
第７図は本発明の第１の実施例で、インバータ
を構成したものであり、同図ａは断面図、ｂは等
価回路である。ドライバとして半導体薄膜２の側
面を利用しゲート３を入力とするMOSトランジ
スタを、負荷として半導体薄膜２の上面を利用し
たMOSトランジスタ（そのゲートを３′とする。）
を用いている。
を構成したものであり、同図ａは断面図、ｂは等
価回路である。ドライバとして半導体薄膜２の側
面を利用しゲート３を入力とするMOSトランジ
スタを、負荷として半導体薄膜２の上面を利用し
たMOSトランジスタ（そのゲートを３′とする。）
を用いている。
第８図は本発明の第２の実施例で、同じくイン
バータを構成したものであり、同図ａは断面図、
ｂは等価回路である。第４の実施例と同様に、半
導体薄膜２の側面に形成したMOSトランジスタ
をドライバとし、負荷は拡散層９をゲートとする
半導体薄膜２の下面に形成したMOSトランジス
タを用いている。
バータを構成したものであり、同図ａは断面図、
ｂは等価回路である。第４の実施例と同様に、半
導体薄膜２の側面に形成したMOSトランジスタ
をドライバとし、負荷は拡散層９をゲートとする
半導体薄膜２の下面に形成したMOSトランジス
タを用いている。
なお、第７図、第８図において、半導体薄膜２
と拡散層９の間に挿入された絶縁膜７′は単に電
気的絶縁を行なうためのもので、第１〜第３の実
施例において蓄積容量として用いた絶縁膜７より
は厚い膜（例えば0.5μm）を用いるのが好まし
い。
と拡散層９の間に挿入された絶縁膜７′は単に電
気的絶縁を行なうためのもので、第１〜第３の実
施例において蓄積容量として用いた絶縁膜７より
は厚い膜（例えば0.5μm）を用いるのが好まし
い。
これらの実施例（第７，８図）では、インバー
タとしての所要面積が、実効的に負荷となる
MOSトランジスタの面積と同じですむため、平
面的にレイアウトしたインバータに比べ、面積は
約２分の１となる。
タとしての所要面積が、実効的に負荷となる
MOSトランジスタの面積と同じですむため、平
面的にレイアウトしたインバータに比べ、面積は
約２分の１となる。
以上の参考例又は実施例においては、素子を形
成する半導体薄膜の電位を固定するための方法に
ついて説明しなかつたが、これについても種々の
方法が考えられる。最も簡単なのは半導体薄膜の
浮遊電位のままで用いることで、原理的には動作
可能であるが、トランジスタのソース・ドレイン
間耐圧の低下が起こる。
成する半導体薄膜の電位を固定するための方法に
ついて説明しなかつたが、これについても種々の
方法が考えられる。最も簡単なのは半導体薄膜の
浮遊電位のままで用いることで、原理的には動作
可能であるが、トランジスタのソース・ドレイン
間耐圧の低下が起こる。
第９図は、第３の参考例（第６図）について、
半導体薄膜の電位を固定する方法を示したもの
で、同図ａは断面図、ｂはその等価回路である。
半導体薄膜２を形成する前に絶縁膜７に開孔２０
を作り、その後で半導体薄膜２を形成する。基板
１と半導体薄膜２との導電形が同じであれば、こ
れにより半導体薄膜２の電位は基板１の電位と同
じになる。第１，第２，第４の実施例（第３図、
第４図、第７図）についてもこれと同様の方法で
半導体薄膜電位の固定が可能である。
半導体薄膜の電位を固定する方法を示したもの
で、同図ａは断面図、ｂはその等価回路である。
半導体薄膜２を形成する前に絶縁膜７に開孔２０
を作り、その後で半導体薄膜２を形成する。基板
１と半導体薄膜２との導電形が同じであれば、こ
れにより半導体薄膜２の電位は基板１の電位と同
じになる。第１，第２，第４の実施例（第３図、
第４図、第７図）についてもこれと同様の方法で
半導体薄膜電位の固定が可能である。
第２の実施例（第８図）については、半導体薄
膜２の上面もコンタクトをとる場所として使うこ
とが可能である。
膜２の上面もコンタクトをとる場所として使うこ
とが可能である。
第１０図は上記第２の実施例における半導体薄
膜の電位を固定する方法を説明するための具体的
構造を示した断面図である。図において、１４は
半導体薄膜２と同じ導電形の拡散層、１５は半導
体薄膜２の電位を固定する電極、１６は保護絶縁
膜（例えばPSG）、１７はソース電極、１８はド
レイン電極、１９は出力電極である。この方法も
また第１〜第４の実施例に対しても用いることは
可能であるが、拡散層１４と電極１５を形成する
ための領域が余分に必要となるため、これらの実
施例については第９図に示す方法がより好まし
い。
膜の電位を固定する方法を説明するための具体的
構造を示した断面図である。図において、１４は
半導体薄膜２と同じ導電形の拡散層、１５は半導
体薄膜２の電位を固定する電極、１６は保護絶縁
膜（例えばPSG）、１７はソース電極、１８はド
レイン電極、１９は出力電極である。この方法も
また第１〜第４の実施例に対しても用いることは
可能であるが、拡散層１４と電極１５を形成する
ための領域が余分に必要となるため、これらの実
施例については第９図に示す方法がより好まし
い。
以上説明したように、本発明によれば、ダイナ
ミツクRAMのメモリセル、インバータ等におい
て、従来に比べ画期的な面積の縮減が可能にな
る。
ミツクRAMのメモリセル、インバータ等におい
て、従来に比べ画期的な面積の縮減が可能にな
る。
第１図及び第２図はいずれも半導体薄膜を用い
てMOSトランジスタを形成した従来例を示すも
ので、各図のａは模式的断面図、ｂは等価回路
図、第３図及び第４図はそれぞれ本発明の第１及
び第２の参考例を示すもので、各図のａは半導体
装置の模式的断面図、ｂは等価回路図、第５図ａ
〜ｃは第２の参考例（第４図）におけるゲートの
製造工程説明図、第６図は本発明の第３の参考例
を示すもので、同図ａは半導体装置の模式的断面
図、ｂは平面図、ｃは等価回路図、第７図及び第
８図はそれぞれ本発明の第１及び第２の実施例を
示すもので、各図のａは半導体装置の模式的断面
図、ｂは等価回路図、第９図ａ及び第１０図はい
ずれも半導体薄膜の電位を固定する方法について
の説明図で、第９図ｂは同図ａの等価回路図であ
る。 １……基板（半導体基板）、２……半導体薄膜、
３……ゲート、４，７……絶縁膜、６，６′，
６″，６……拡散層、９……拡散層、１０……
レーザ又は電子線。
てMOSトランジスタを形成した従来例を示すも
ので、各図のａは模式的断面図、ｂは等価回路
図、第３図及び第４図はそれぞれ本発明の第１及
び第２の参考例を示すもので、各図のａは半導体
装置の模式的断面図、ｂは等価回路図、第５図ａ
〜ｃは第２の参考例（第４図）におけるゲートの
製造工程説明図、第６図は本発明の第３の参考例
を示すもので、同図ａは半導体装置の模式的断面
図、ｂは平面図、ｃは等価回路図、第７図及び第
８図はそれぞれ本発明の第１及び第２の実施例を
示すもので、各図のａは半導体装置の模式的断面
図、ｂは等価回路図、第９図ａ及び第１０図はい
ずれも半導体薄膜の電位を固定する方法について
の説明図で、第９図ｂは同図ａの等価回路図であ
る。 １……基板（半導体基板）、２……半導体薄膜、
３……ゲート、４，７……絶縁膜、６，６′，
６″，６……拡散層、９……拡散層、１０……
レーザ又は電子線。
Claims (1)
- １ ドライバMOSトランジスタと、負荷MOSト
ランジスタとを有し、上記ドライバMOSトラン
ジスタのゲート電極は基板上に設けられた半導体
薄膜の側面にゲート絶縁膜を介して設けられ、上
記負荷MOSトランジスタのゲート電極は上記半
導体薄膜の上面又は下面の一方にゲート絶縁膜を
介して設けられ、上記ドライバMOSトランジス
タのゲート電極を入力端子とし、上記ドライバ
MOSトランジスタの第１の端子と上記負荷MOS
トランジスタの第１の端子とを接続して出力端子
としたインバータを有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086627A JPS58204568A (ja) | 1982-05-24 | 1982-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086627A JPS58204568A (ja) | 1982-05-24 | 1982-05-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58204568A JPS58204568A (ja) | 1983-11-29 |
| JPH046106B2 true JPH046106B2 (ja) | 1992-02-04 |
Family
ID=13892260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57086627A Granted JPS58204568A (ja) | 1982-05-24 | 1982-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58204568A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640573B2 (ja) * | 1983-12-26 | 1994-05-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US4824793A (en) * | 1984-09-27 | 1989-04-25 | Texas Instruments Incorporated | Method of making DRAM cell with trench capacitor |
| US5102817A (en) * | 1985-03-21 | 1992-04-07 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5164917A (en) * | 1985-06-26 | 1992-11-17 | Texas Instruments Incorporated | Vertical one-transistor DRAM with enhanced capacitance and process for fabricating |
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| US4839707A (en) * | 1987-08-27 | 1989-06-13 | Hughes Aircraft Company | LCMOS displays fabricated with implant treated silicon wafers |
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| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| JPH0579358A (ja) * | 1991-09-18 | 1993-03-30 | Matsushita Electric Ind Co Ltd | スロツトル開度制御装置及び車両用定速走行装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186980A (ja) * | 1975-01-29 | 1976-07-30 | Nippon Electric Co | |
| JPS5186979A (ja) * | 1975-01-29 | 1976-07-30 | Nippon Electric Co | |
| JPS5541753A (en) * | 1978-09-20 | 1980-03-24 | Fujitsu Ltd | Semiconductor memory |
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
-
1982
- 1982-05-24 JP JP57086627A patent/JPS58204568A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186980A (ja) * | 1975-01-29 | 1976-07-30 | Nippon Electric Co | |
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| JPS5541753A (en) * | 1978-09-20 | 1980-03-24 | Fujitsu Ltd | Semiconductor memory |
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58204568A (ja) | 1983-11-29 |
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