JPS60196967A - ダイナミツクメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭＯ８メモリ、特にダイナミックＲＡＭに関
する。

従来、オープンビット線式のＭＯ８形ダイナミックＲＡ
Ｍにおいては、ワード線はアルミニウム配線層で、ビッ
トａは拡散層またはポリシリコン配線層で形成されてい
る。アルミニウムに比べて拡散層やポリシリコンは比抵
抗が高く、ビット線の配線抵抗による信号遅延が生じる
。

この配線抵抗は高集積化、微細化に伴って増大す仝。そ
のため、メモリの容量が増えるにつれて、アクセス時間
やリフレッシュサイクルへのビット線遅延の影響が大き
い。

この発明は上述の事情に対処すべくなされたもので、動
作速度の速いダイナミックメモリセルを提供することを
目的とする。

この発明によれば、ワード線とビット線とを二層Ａ４配
線により形成することにより、ワード線およびビット線
の信号遅延時間が短縮される。

以下１図面を参照してこの発明によるダイナミックメモ
リの一実施例を説明する。第１図は。

ｌトランジスタセルのダイナミックＭＯ８Ｒ，ＡＭの回
路図である。マ）　ＩＪクス状に配置される各メモリセ
ルＺＯはキャパシタ１２とＭＯＳ　ＦＥＴ１４からなる
。キャパシタＺ２の一端が電源端子Ｖに接続され、他端
はＭＯＳ　ＦＢＴｚ４のソースに接続される。ＭＯＳ　
ＦＥＴＺ４のゲートは、同一列の他のメモリセル内のＭ
ＯＳ　ＦＥＴ　のゲートとともに、ワード線Ｗに接続さ
れる。ＭＯ８Ｆ　ＥＴ　ｚ　４のドレインは同一行の他
のメモリセル内のＭＯＳ　ＦＥＴ　のドレインとともに
ビット線Ｂに接続される。　− 次にこの一実施例の構造を説明する。第２図、第３図は
、それぞれ、製造途中の平面図、完成品の平面図であり
、第４図、第５図番犬それぞれ。

第３図のＩＶ　−ＩＶ’ｍ、　Ｖ　−Ｖ’線に沿った断
面図である。第２図、第３図は２×２の４メモリセル分
のパターンを示す。各メモリセルは同一構造であるので
、以下、第２図、第３図に一点鎖線で囲ったｌメモリセ
ル分の構造を説明する。Ｐ−基板２０の表面領域にＭＯ
Ｓ　ＦＥＴ　のソース、ドレインとなるＮ層　層２２，
２４が拡散されている。

Ｎ層　ｃソース）　１％　２　ｘはキャパシタとの接続
のためにＮｌｆｊ２ｇと接触している。これらＮ、Ｎ”
層２６．２２．２４が形成されているＰ−基板２０の上
に、　８ｉ０２　等の絶縁体層２８を介して、第１ポリ
シリコン層３０が形成されている。第１ポリシリコン層
３０は、キャパシタの電極となるようにＮ層２６の上部
に形成され、ＭＯＳＦＥＴ　の形成領域に対応する第１
ポリシリコン層３０には窓状の開口−が設けられている
。Ｎ層（ソース）層２２とＮ層＜ドレイン）Ｉｉ＋！２
４の間の基板２０上には第２ポリシリコン層３２が形成
され、　Ｍ２Ｓ　ＦＦ１Ｔ　のゲートとされている（こ
こまでを第２図に示す）。これらのポリシリコン層３０
．３２の上には、第２ポリシリコン層３２と直交する第
１アルミニウム層３４が形成される。第１アルミニウム
層３４はコンタクトにて、同一行にあるメモリセルのＮ
（ドレイン）層２４と接続され、ビット線となる。第１
アルミニウム層３４の上に、さらに、第１アルミニウム
層３４と直交する第２アルミニウム層３６が形成される
。第２アルミニウム層３６はコンタクトにて、同一列に
あるメモリセルの第２ポリシリコン（ゲート）層３２と
接続され、ワード線となる。

このように、この発明によればワード線とビット線をと
もにアルミニウム層で形成しているので、ワード線、１
ビツト線による信号遅延の少ない高速動作が可能なダイ
ナミックＲ，ＡＭが実現される。

なお、この発明は上述した実施例に限定されるものでは
なく、種々変更可能である。上述の説明はオーブンビッ
ト線式のＲ，ＡＭについて行なったが、折り返しビット
線式のＲＡＭについても適用可能である。

【図面の簡単な説明】

第１図はこの発明によるダイナミックメモリの回路図、
第２図、第３図はこの一実施例の構成を示す平面図、第
４図、第５図は第３図の■−ＩＶ’線、ｖ　−ｖ’線に
沿った断面図である。 ２０・・・Ｐ−基板、２２．２４・・・Ｎ層層、２６・
・・Ｎ層、２８・・・絶縁体層、３０．３２・・・ポリ
シリコア＠、３４．３６・・・アルミニウム層。

Claims (1)

【特許請求の範囲】
1. キャパシタと、スイッチング用トランジスタと、二層構
   造のアルミニウム配線からなるワード線およびビット線
   とを具備するダイナミックメモリセル。