JPS6041464B2 - メモリセル - Google Patents
メモリセルInfo
- Publication number
- JPS6041464B2 JPS6041464B2 JP55100194A JP10019480A JPS6041464B2 JP S6041464 B2 JPS6041464 B2 JP S6041464B2 JP 55100194 A JP55100194 A JP 55100194A JP 10019480 A JP10019480 A JP 10019480A JP S6041464 B2 JPS6041464 B2 JP S6041464B2
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- JP
- Japan
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- memory cell
- capacitance
- gate electrode
- field effect
- gate
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- Expired
Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
近年、半導体メモリの分野において、Ｑ線によるソフト
エラーの発生が問題になっている。
エラーの発生が問題になっている。
しかも、１トランジスタ構成のダイナミックＲＡＭのみ
ならず、６トランジスタあるいは４トランジスタと２低
抗タイプのフリツプフロツプ回路よりなるスタティック
ＲＡＭにおいてもソフトエラーが発生する事が判明して
いる。さらにスタティックＲＡＭにおいても、高速化、
大容量化という趨勢から、メモリセルのサイズがどんど
ん小さくなり、メモリセルの穣点容量も小さくなって行
くが、最近の我々の研究によると、この容量が小さくな
りすぎるとソフトエラー発生率が急増し、デバイスとし
ての信頼性が激減する事がわかつた。以下図面を用いて
説明する。第１図はスタティックＲＡＭのメモリセルの
回路接続図である。Ｌ，Ｌは負荷部分で、Ｔｒ，Ｔｒは
絶縁ゲート電界効果トランジスタ（以下ＭＩＳＦＥＴと
いう）、Ｎ，Ｎは交叉接続構成になっている節点部分で
ある。第２図はＴｒあるいはＴｒのＭＩＳＦＥＴの概念
図である。Ｓはソース領域となる拡散層、Ｄはドレィン
領域となる拡散層、Ｇはゲート電極となる多結晶シリコ
ン層であり、その幅はＬでその長さは回路上の要請から
決るＷになっている。今Ｑ線によるソフトエラー対称と
しては節点Ｎ，Ｎの容量を大きくすればよいのであるが
、なるべく小さい面積部分になるべく大きい容量をつけ
る必要がある。本発明の目的は、従来の製造プロセスを
変更することないこ実現でき、効率的に節点容量を大き
くすることのできるメモリセルを提供する事にある。
ならず、６トランジスタあるいは４トランジスタと２低
抗タイプのフリツプフロツプ回路よりなるスタティック
ＲＡＭにおいてもソフトエラーが発生する事が判明して
いる。さらにスタティックＲＡＭにおいても、高速化、
大容量化という趨勢から、メモリセルのサイズがどんど
ん小さくなり、メモリセルの穣点容量も小さくなって行
くが、最近の我々の研究によると、この容量が小さくな
りすぎるとソフトエラー発生率が急増し、デバイスとし
ての信頼性が激減する事がわかつた。以下図面を用いて
説明する。第１図はスタティックＲＡＭのメモリセルの
回路接続図である。Ｌ，Ｌは負荷部分で、Ｔｒ，Ｔｒは
絶縁ゲート電界効果トランジスタ（以下ＭＩＳＦＥＴと
いう）、Ｎ，Ｎは交叉接続構成になっている節点部分で
ある。第２図はＴｒあるいはＴｒのＭＩＳＦＥＴの概念
図である。Ｓはソース領域となる拡散層、Ｄはドレィン
領域となる拡散層、Ｇはゲート電極となる多結晶シリコ
ン層であり、その幅はＬでその長さは回路上の要請から
決るＷになっている。今Ｑ線によるソフトエラー対称と
しては節点Ｎ，Ｎの容量を大きくすればよいのであるが
、なるべく小さい面積部分になるべく大きい容量をつけ
る必要がある。本発明の目的は、従来の製造プロセスを
変更することないこ実現でき、効率的に節点容量を大き
くすることのできるメモリセルを提供する事にある。
本発明によれば、第１の絶縁ゲート電界効果トランジス
タを第２の絶縁ゲート電界効果トランジスタのそれぞれ
のドレィンとゲートを互に交叉して接続したフリップフ
ロップ回路を含んでなるメモリセルにおいて、前記第１
及び第２の絶縁ゲート電界効果トランジスタは、一導電
型半導体基板に設けられた他導電型のソース領域とドレ
ィン領域および該両領域間の一導電型半導体基板上に絶
縁膜を介して設けられたゲート電極を有し、かつ前記ソ
ース領域又はドレィン領域を延長してなる少くとも一つ
の池導電型領域と該他導電型領域の端又はその近傍上か
ら絶縁膜を介して設けられ前記ゲート電極と電気的に接
続された導電性電極を有することを特徴とするメモリセ
ルが得られる。
タを第２の絶縁ゲート電界効果トランジスタのそれぞれ
のドレィンとゲートを互に交叉して接続したフリップフ
ロップ回路を含んでなるメモリセルにおいて、前記第１
及び第２の絶縁ゲート電界効果トランジスタは、一導電
型半導体基板に設けられた他導電型のソース領域とドレ
ィン領域および該両領域間の一導電型半導体基板上に絶
縁膜を介して設けられたゲート電極を有し、かつ前記ソ
ース領域又はドレィン領域を延長してなる少くとも一つ
の池導電型領域と該他導電型領域の端又はその近傍上か
ら絶縁膜を介して設けられ前記ゲート電極と電気的に接
続された導電性電極を有することを特徴とするメモリセ
ルが得られる。
次に本発明をその一実施例に従い図面を用いて詳細に説
明する。第３図ａおよびｂはそれぞれ本発明の一実施例
を説明するためのメモリセルの部分図であり、メモリセ
ルのフリツプフロップを構成する絶縁ゲート電界効果ト
ランジスタを示す。図ａはゲート電極Ｇとソース領域Ｓ
及びドレィン領域Ｓの位置関係を概念的に示す平面図、
図ｂはＸ−Ｘ′方向断面図である。１はＰ型半導体基板
、Ｓ及びＤはそれぞれソース領域及びドレィン領域でい
ずれもＮ型拡散層であり、２はＳｉ０２のような絶縁膜
、３はゲート絶縁膜、４は気相成長法で形成したＳｉ０
２膜、５は山のような金属電極膜、Ｇは多結晶シリコン
膜のゲート電極である。
明する。第３図ａおよびｂはそれぞれ本発明の一実施例
を説明するためのメモリセルの部分図であり、メモリセ
ルのフリツプフロップを構成する絶縁ゲート電界効果ト
ランジスタを示す。図ａはゲート電極Ｇとソース領域Ｓ
及びドレィン領域Ｓの位置関係を概念的に示す平面図、
図ｂはＸ−Ｘ′方向断面図である。１はＰ型半導体基板
、Ｓ及びＤはそれぞれソース領域及びドレィン領域でい
ずれもＮ型拡散層であり、２はＳｉ０２のような絶縁膜
、３はゲート絶縁膜、４は気相成長法で形成したＳｉ０
２膜、５は山のような金属電極膜、Ｇは多結晶シリコン
膜のゲート電極である。
本発明のメモリセルは回路的には第１図と基本的には同
じであるが、ＭＢＦＥＴＴｒ，Ｔｒを第３図に示す構造
にしてあるので、等価的には節点容量が大きくなってい
る。第３図に示すようにゲート電極〇は、第２図のゲ−
ト電極Ｇと同じ幅Ｌ、長さＷの部分と、Ｇとは異なった
幅Ｌ′、長さＷ′の部分とからなっている。この前者の
部分は回路設計上の要請からさまるトランジスタの部分
であるが、後者の部分はソフトエラー対策の為の容量部
である。この容量部はゲート構造となってる為、拡散層
と基板間の容量や多結晶シリコン膜とＡＩ膜間の容量等
と比較して、５倍から１び音の単位面積あたり容量を持
っている。この為、同一容量を得る為に必要な面積は、
Ｌ×Ｗ′で済んでいるのが、他の構造の容量では、丸′
×Ｗ′から１皿′×Ｗ′の面積が必要になる。従って第
３図のようにして容量をつくる事が面積を小さくする上
で大きな効果を持つ事は明白である。以上の説明は多結
晶シリコンをゲート電極に持つ場合であったが、他の材
質たとえばアルミニウムモリブデン等を用いてもよい。
じであるが、ＭＢＦＥＴＴｒ，Ｔｒを第３図に示す構造
にしてあるので、等価的には節点容量が大きくなってい
る。第３図に示すようにゲート電極〇は、第２図のゲ−
ト電極Ｇと同じ幅Ｌ、長さＷの部分と、Ｇとは異なった
幅Ｌ′、長さＷ′の部分とからなっている。この前者の
部分は回路設計上の要請からさまるトランジスタの部分
であるが、後者の部分はソフトエラー対策の為の容量部
である。この容量部はゲート構造となってる為、拡散層
と基板間の容量や多結晶シリコン膜とＡＩ膜間の容量等
と比較して、５倍から１び音の単位面積あたり容量を持
っている。この為、同一容量を得る為に必要な面積は、
Ｌ×Ｗ′で済んでいるのが、他の構造の容量では、丸′
×Ｗ′から１皿′×Ｗ′の面積が必要になる。従って第
３図のようにして容量をつくる事が面積を小さくする上
で大きな効果を持つ事は明白である。以上の説明は多結
晶シリコンをゲート電極に持つ場合であったが、他の材
質たとえばアルミニウムモリブデン等を用いてもよい。
又、ゲート幅Ｌ′の部分に対応するソース領域又はドィ
ン領域は必ずしも両方設ける必要はなくいずれか一方だ
けにしてもよい。以上説明したように本発明によればフ
リップフロップ型メモリセルの節点容量を効率的に大き
くすることができるので、スタティック・メモリのソフ
トエラー発生率を少くする上で効果が大きい。
ン領域は必ずしも両方設ける必要はなくいずれか一方だ
けにしてもよい。以上説明したように本発明によればフ
リップフロップ型メモリセルの節点容量を効率的に大き
くすることができるので、スタティック・メモリのソフ
トエラー発生率を少くする上で効果が大きい。
第１図は肌ＳＦＥＴを用いたスティックＲＡＭのメモリ
セルの回路接続図、第２図はＭＩＳＦＥＴを説明するた
めの概念図、第３図は本発明を説明するためのメモリセ
ル部の肌ＳＦＥＴの図で、図ａは平面図、図ｂはＸ−Ｘ
′方向断面図である。 Ｔｒ，Ｔｒ……ＭＩＳＦＥＴ、Ｌ，Ｌ・・・・・・負荷
、Ｎ，Ｎ・・…・節点、Ｇ，Ｇ…・・・ゲート電極、Ｓ
…・・・ソース領域、Ｄ…・・・ドレィン領域、１……
Ｐ型半導体基板、２，４・・…・絶縁膜、３…・・・ゲ
ート絶縁膜、５・・・・・・金属電極膜。柊ノ図 繁２図 第３図
セルの回路接続図、第２図はＭＩＳＦＥＴを説明するた
めの概念図、第３図は本発明を説明するためのメモリセ
ル部の肌ＳＦＥＴの図で、図ａは平面図、図ｂはＸ−Ｘ
′方向断面図である。 Ｔｒ，Ｔｒ……ＭＩＳＦＥＴ、Ｌ，Ｌ・・・・・・負荷
、Ｎ，Ｎ・・…・節点、Ｇ，Ｇ…・・・ゲート電極、Ｓ
…・・・ソース領域、Ｄ…・・・ドレィン領域、１……
Ｐ型半導体基板、２，４・・…・絶縁膜、３…・・・ゲ
ート絶縁膜、５・・・・・・金属電極膜。柊ノ図 繁２図 第３図
Claims (1)
- １ 少なくとも１つの絶縁ゲート型電界効果トランジス
タが、チヤンネル幅方向にそつて異なるチヤンネル長を
有する第１および第２のゲート領域を連続して有するこ
とを特徴とするメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55100194A JPS6041464B2 (ja) | 1980-07-22 | 1980-07-22 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55100194A JPS6041464B2 (ja) | 1980-07-22 | 1980-07-22 | メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727492A JPS5727492A (en) | 1982-02-13 |
| JPS6041464B2 true JPS6041464B2 (ja) | 1985-09-17 |
Family
ID=14267487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55100194A Expired JPS6041464B2 (ja) | 1980-07-22 | 1980-07-22 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041464B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230156188A (ko) * | 2022-05-04 | 2023-11-14 | (주)원익머트리얼즈 | 코발트 박막 형성용 전구체 화합물, 및 이를 이용한 고순도 코발트 박막을 형성하는 방법, 및 코발트 박막 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208886A (ja) * | 1982-05-31 | 1983-12-05 | 武蔵エンジニアリング株式会社 | 紙葉の表裏判別方法 |
| JPS61100958A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 半導体メモリ集積回路装置 |
| JPH0693502B2 (ja) * | 1985-05-30 | 1994-11-16 | 日本電気株式会社 | Ｍｏｓ型半導体集積回路装置 |
| JP2507007B2 (ja) * | 1988-12-09 | 1996-06-12 | 松下電子工業株式会社 | 半導体装置 |
-
1980
- 1980-07-22 JP JP55100194A patent/JPS6041464B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230156188A (ko) * | 2022-05-04 | 2023-11-14 | (주)원익머트리얼즈 | 코발트 박막 형성용 전구체 화합물, 및 이를 이용한 고순도 코발트 박막을 형성하는 방법, 및 코발트 박막 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727492A (en) | 1982-02-13 |
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