KR0132763B1 - 스태틱 랜덤 액세스 메모리 셀 제조방법 - Google Patents

Abstract

본 발명은 SRAM 셀 제조 방법에 관한 것으로, 로드 트랜지스터(Load Transistor), 액세스(Access) 트랜지스터 및 드라이버(Driver) 트랜지스터가 각각 2개씩 구성된 SRAM 셀 제조시 로드 트랜지스터 및 액세스 트랜지스터를 드라이버 트랜지스터 위에 박막 트랜지스터(TFT)로 적층하여 형성시키므로써, SRAM 셀의 면적을 줄일 수 있어 고집적화를 이룰 수 있고 셀의 안저적인 동작여부를 나타내는 셀 비(Cell Ratio)를 개선하여 안정된 동작을 이룰 수 있도록 한 스태틱 랜덤 액세스 메모리 셀을 제조하는 방법에 관해 기술된다.

Description

스태틱 랜덤 액세스 메모리 셀 제조방법

제1도는 일반적인 SRAM 셀의 등가회로도.

제2a도는 내지 제2j도는 본 발명에 따른 SRAM 셀 제조방법을 설명하기 위해 제3도의 X-X'선을 따라 절단한 소자의 단면도.

제3도는 본 발명에 따른 평면 레이아웃도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 11A,11B : 로드 박막 트랜지스터의 게이트

12 : 제1게이트 산화막 13 : 로드 박막 트랜지스터의 채널

14 : 절연막 15 : 로드 박막 트랜지스터의 소오스

16 : 로드 박막 트랜지스터의 드레인

17 : 액세스 박막 트랜지스터의 소오스

18 : 액세스 박막 트랜지스트의 드레인

21 : 액세스 박막 트랜지스터의 채널

22 : 제2게이트 산화막 23 : 액세스 박막 트랜지스터의 게이트

24 : 격리 산화막 30 : 비트라인

Q1,A2 : 로드 박막 트랜지스터 Q3,Q4 : 액세스 박막 트랜지스터

Q5,Q6 : 드라이버 트랜지스터 A : 소자분리 마스크

B : 스택 콘택 마스크 C : 드라이버 게이트 마스크

D : 로드 게이트 마스크 E : 로드 채널 마스크

F : 액세스 채널 마스크 G : Vss 접속 콘택 마스크

H : 액세스 게이트 마스크 I : 비트 콘택 마스크

본 발명은 스태틱 랜덤 액세스 메모리(Static Random Access Memory: 이하 SRAM이라 함) 셀(Cell) 제조 방법에 관한 것으로, 특히 로드 트랜지스터(Load Transistor), 액세스(Access) 트랜지스터 및 드라이버(Driver) 트랜지스터가 각각 2개씩으로 구성된 SRAM 셀 제조시 로드 트랜지스터 및 액세스 트랜지스터를 드라이버 트랜지스터 위에 박막 트랜지스터(Thin Film Transistor; TFT)로 적층하여 형성시키므로써 SRAM 셀의 면적을 줄일 수 있어 고집적화를 이룰 수 있고 셀의 안정적인 동작 여부를 나타내는 셀비(Cell Ratio)를 개선하여 안정된 동작을 이룰 수 있도록 한 SRAM 셀 제조 방법에 관한 것이다.

일반적인 SRAM 셀의 기본 구조는 래치(Latch) 구조이며, 그 유형(Type)은 크게 2가지로 나눌 수 있는데, 1M급 이하의 SRAM에 적용된 4개의 트랜지스터, 2개의 로드 저항으로 구성되는 하이 로드형(High Load Type)과 4M급 이상의 SRAM에 적용된 4개의 트랜지스터, 2개의 PMOS 박막 트랜지스터로 구성된 박막 트랜지스터 나누어진다.

박막 트랜지스터 셀은 PMOS 트랜지스터에 의하여 Vcc 전원이 항상 셀 노드(Cell Node)에 공급된다.

제1도는 로드 트랜지스터(Q1, Q2), 액세스 트랜지스터(Q3, Q4) 및 드라이버 트랜지스터(Q5, Q6)로 구성된 일반적인 SRAM 셀의 등가 회로도를 도시한 것이다.

종래 SRAM 셀 제조 방법은 소정의 실리콘 기판상에 드라이버 및 색세스용으로 4개의 트랜지스터를 형성하고, 그 상부의 소정 부위에 로드용 TFT를 형성하는 공정을 통하여 SRAM 셀을 제조한다.

예를들어 제1도에 도시된 등가회로를 참조하여 설명하면, 웰(Well) 및 소자 격리(Isolation) 공정을 완료한 소정의 실리콘 기판에 NMOS 드라이버 트랜지스터(Q5, Q6)와 NMOS(또는 PMOS) 액세스 트랜지스터(Q3, Q4)를 형성한 후, 그 상부의 소정 부위에 PMOS 로드 박막 트랜지스터(Q1, Q2)를 형성한다.

상기와 같이 실리콘 기판상에 형성된 드라이버 트랜지스터 주변에 액세스 트랜지스터를 구성하므로 인하여, 최근 소자의 고집적화 추세에 대응하는 SRAM 셀을 제조하기가 어렵다. 즉, 소자의 고집적화 추세에 따라 SRAM 셀이 차지할 수 있는 면적이 줄어들고 그에 따라 SRAM 셀을 구성하는 트랜지스터가 형성될 영역도 줄어든다.

트랜지스터가 차지하는 면적을 최소화하는데도 한계가 있으며, 더욱이 셀의 안정적인 동작 여부를 나타내는 셀비를 개선하는 방법에 제약이 따른다.

상기 셀비는 하기 식과 같다.

따라서, 본 발명은 액세스 트랜지스터를 드라이버 트랜지스터 위에 박막 트랜지스터로 형성하여 적층시키므로써, SRAM 셀의 면적을 최소화하면서 안정된 동작특성을 갖는 SRAM 셀을 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명의 SRAM 셀 제조 방법은 2개의 NMOS 드라이버 트랜지스터가 형성된 기판 상부에 상기 2개의 NMOS 드라이버 트랜지스의 게이트에 각기 연결되는 2개의 PMOS 로드 박막 트랜지스터의 게이트를 형성하는 단계와, 상기 PMOS 로드 박막 트랜지스터의 게이트를 포함한 전체 구조 상부에 제1게이트 산화막을 도포한 후 스택콘택 마스크를 이용하여 상기 PMOS 로드 박막 트랜지스터의 게이트 상부의 제1게이트 산화막을 식각 개방하는 단계와, 상기 제1게이트 산화막 상부에 개방된 상기 PMOS 로드 박막 트랜지스터의 게이트에 각각 접속되는 PMOS 로드 박막 트랜지스터의 채널을 형성하여 2개의 PMOS 로드 박막 트랜지스터의 소오스 및 드레인을 구성한 후 전체 구조 상부에 절연막을 증착하는 단계와, 상기 PMOS 로드 박막 트랜지스터의 게이트 상부에 위치한 채널이 노출되도록 스택콘택 마스크를 이용하여 상기 절연막의 소정부위를 개방하는 단계와, 상기 2개의 PMOS 로드 박막 트랜지스터의 채널의 개방된 부위를 통하여 접속되도록 NMOS 액세스 박막 트랜지스터의 채널을 형성하여 NMOS 액세스 박막 트랜지스터의 소오스를 구성한 후 전체 구조 상부에 제2게이트 산화막을 도포하는 단계와, 상기 NMOS 액세스 박막 트랜지스터의 채널상의 제2게이트 산화막 상부에 위치되도록 2개의 NMOS 액세스 박막 트랜지스터의 게이트를 형성하는 단계와, 전체 구조 상부에 격리 산화막을 도포한 후 비트 콘택 마스크를 이용하여 하부의 NMOS 액세스 박막 트랜지스터의 채널을 소정부분 노출시켜 NMOS 액세스 박막 트랜지스터의 드레인을 형성하여 2개의 NMOS 액세스 박막 트랜지스터를 구성하는 단계와, 상기 NMOS 액세스 박막 트랜지스터의 드레인과 접속되는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제2a도 내지 제2j도는 본 발명에 따른 SRAM 셀 제조 방법을 설명하기 위해 제3도의 X-X'선을 절단한 상태를 도시한 단면도이고, 제3도는 본 발명의 이해를 돕기 위한 평면 레이아웃도이며, 본 발명의 등가 회로는 제1도에 도시한 바와 같이 나타내어진다.

제2a도를 참조하면, 일반적인 방법으로 필드 산화막(도시안됨) 및 2개의 NMOS 드라이버 트랜지스터(도시안됨; 제1도의 Q5, Q6)가 구비된 기판(1) 상부에 폴리실리콘 또는 폴리사이드를 증착한 후 로드 게이트 마스크(D)를 이용한 패터닝 공정으로 PMOS 로드 박막 트랜지스터(제1도의 Q1, Q2)의 게이트(11A, 11B)가 형서된다.

기판(1)에 필드 산화막 및 2개의 NMOS 드라이버 트랜지스터(Q5, Q6)를 형성하는 공정을 설명하면 다음과 같다. 실리콘 기판에 웰을 형성하고 소자분리 마스크(A)를 사용하여 필드 산화막을 형성하므로써 활성영역과 비활성영역을 설정한다. 드라이버 게이트 마스크(C)를 사용하여 벌크(Bulk)의 선택된 영역에 2개의 NMOS 드라이버 트랜지스터의 게이트를 각각 형성하고, 불순물 주입공정으로 소오스 및 드레인 영역을 형성하므로써 2개의 NMOS 드라이버 트랜지스터(Q5, Q6)가 형성된다. 여기까지의 공정은 실리콘 기판에 일반적인 방법으로 형성되는 것으로, 도면상에는 도시되어 있지 않다.

상기 PMOS 로드 박막 트랜지스터(Q3, Q4)의 게이트(11A, 11B)는 스택콘택 마스크(B)를 이용하여 기판(1) 형성된 NMOS 드라이버 트랜지스터(Q5, Q6)의 2개의 게이트(도시안됨)에 각기 접속된다.

제2b도는 전체구조 상부에 제1게이트 산화막(12)을 도포하고, 스택콘택 마스크(B)를 이용하여 PMOS 로드 박막 트랜지스터(Q3, Q4)의 게이트(11A, 11B) 상부에 형성된 제1게이트 산화막(12)을 개방한 상태를 도시한 단면도이다.

제2c도는 전체구조 상부에 폴리실리콘 또는 폴리사이드를 얇게 증착하여 채널(13)을 형성한 상태를 도시한 단면도이다. 상기 채널(13)은 로드 채널 마스크(E)에 의해 패턴화되면, PMOS 로드 박막 트랜지스터(Q3, Q4)의 게이트(11A, 11B) 상부의 개방부위를 통하여 PMOS 로드 박막 트랜지스터(Q3, Q4)의 게이트(11A, 11B)와 접속된다. 이때, PMOS 로드 박막 트랜지스터(Q3, Q4)의 게이트(11A, 11B) 사이에 형성된 채널 부분은 PMOS 로드 박막 트랜지스터(Q1, Q2)의 드레인(16)으로 작용하여 Vcc 전원에 연결되며, PMOS 로드 박막 트랜지스터(Q3, Q4)의 게이트(11A, 11B) 바깥 부분에 형성된 채널 부분은 PMOS 로드 박막 트랜지스터(Q1,Q2)의 소오스(15)로 작용한다.

제2d도는 전체구조 상부에 절연막(14)을 증착하고 평탄화한 상태를 도시한 단면도이다.

제2e도는 스택 콘택 마스크(B)를 이용하여 상기 절연막(14)의 소정부위를 개방한 상태를 도시한 단면도로서, 상기 개방부위는 하부층인 PMOS 로드 박막 트랜지스터의 채널과 후에 형성될 NMOS 액세스 박막 트랜지스터의 채널이 접속되는 부분이다.

제2f도는 전체구조 상부에 폴리실리콘 또는 폴리사이드를 증착하여 NMOS 액세스 박막 트낼지스터(Q3, Q4)의 채널(21)을 형성한 상태를 도시한 단면도이다. 상기 NMOS 액세스 박막 트랜지스터(Q3, Q4)의 채널(21)은 갯세스 채널 마스크(F)에 의해 패턴화되며, 상기 절연막(14)의 개방부의를 통하여 PMOS 로드 박막 트랜지스터의 채널(13)과 접속된다.

제2g도는 전체구조 상부에 제2 게이트 산화막(22)을 도포한 상태를 도시한 단면도이다.

제2h도는 상기 제2 게이트 산화막(22) 상부에 폴리실리콘 또는 알루미늄과 같은 금속을 증착하여 액세스 게이트 마스크(H)로 NMOS 액세스 박막 트랜지스터(Q3, Q4)의 게이트를 형성한 상태를 도시한 단면도이다.

상기 제2f도 내지 제2h도의 공정을 통하여 2개의 NMOS 액세스 박막 트랜지스터(Q3, Q4)가 구성되며, 상기 PMOS 로드 박막 트랜지스터의 채널(13)과 접속된 채널(21)이 NMOS 액세스 박막 트랜지스터(Q3, Q4)의 소오스(17)로 작용한다.

제2i도는 전체구조 상부에 격리 산화막(24)을 도포하고, 비트 콘택 마스크(I)를 이용하여 하부의 채널(21)이 노출되도록 상기 격리 산화막(24) 및 게이트 산화막(22)의 소정부위를 개방한 상태를 도시한 단면도이다.

제2j도는 상기 격리 산화막(24)의 개방부위를 포함한 전체구조 상부에 알루미늄과 같은 금속을 증착 및 패턴화하여 비트라인(30)을 형성한 상태를 도시한 단면도이다. 이때, 상기 비트 콘택 마스크(I)에 의해 노출되어 상기 비트라인(30)과 접촉되는 채널 부분(21)이 NMOS 액세스 박막 트랜지스터(Q3, Q4)의 드레인(18)로 작용한다.

본 발명에 의하면 소정의 기판에 종래의 기술로 NMOS 드라이버 트랜지스터를 형성한 상태에서 그 상부에 PMOS 로드 박막 트랜지스터를 형성하고, 상기 PMOS 로드 박막 트랜지스터 상부에 NMOS 액세스 박막 트랜지스터를 형성하는 공정을 실시하되, 상기 각각의 트랜지스터는 제1도에 도시된 등가회로와 같이 2개의 NMOS 드라이버 트랜지스터(Q5, Q6), 2개의 PMOS 로드 박막 트랜지스터(Q1, Q2) 및 2개의 NMOS 액세스 박막 트랜지스터(Q3, Q4)가 상화 전기적으로 연결되도록 구성된다.

한편, 상기 공정에서 NMOS 액세스 박막 트랜지스터의 제조공정을 실시한 후 PMOS 로드 박막 트랜지스터 제조공정을 실시할 수 있다. 그리고 액세스 트랜지스터로 PMOS 박막 트랜지스터를 이용할 수 있다.

상술한 바와같이 벌크에 형성된 드라이버 트랜지스터 위에 로드용과 액세스용 트랜지스터로 박막 트랜지스터를 적층구조로 형성하므로써 셀 크기를 축소시킬 수 있어 소자의 고집적화에 부합할 수 있고, 도한 드라이버 트랜지스터의 크기를 종래보다 크게 또는 동일한 크기로 만들 수 있어 드라이버 트랜지스터의 ON 전류를 증가시킬 수 있고 반면에 액세스 트랜지스터의 크기는 종래보다 적게 만들 수 있어 액세스 트랜지스터의 ON 전류를 감소시킬 수 있어 셀비를 증대시켜 셀의 안정적인 동작을 확보할 수 있다.

Claims (3)

1. 2개의 NMOS 드라이버 트랜지스터가 형성된 기판 상부에 상기 2개의 NMOS 드라이버 트랜지스터의 게이트에 각기 연결되는 2개의 PMOS 로드 박막 트랜지스터의 게이트를 형성하는 단계와, 상기 PMOS 로드 박막 트랜지스터의 게이트를 포함한 전체 구조 상부에 제1 게이트 산화막을 도포한 후 스택콘택 마스크를 이용하여 상기 PMOS 로드 박막 트랜지스터의 게이트 상부의 제1 게이트 산화막을 식각 개방하는 단계와, 상기 제1 게이트 산화막 상부에 개방된 상기 PMOS 로드 박막 트랜지스터의 게이트에 각각 접속되는 PMOS 로드 박막 트랜지스터의 채널을 형성하여 2개의 PMOS 로드 박막 트랜지스터의 소오스 및 드레인을 구성한 후 전체 구조 상부에 절연막을 증착하는 단계와, 상기 PMOS 로드 박막 트랜지스터의 게이트 상부에 위치된 채널이 노출되도록 스택콘택 마스크를 이용하여 상기 절연막의 소정부위를 개방하는 단계와, 상기 2개의 PMOS 로드 박막 트랜지스터의 채널의 개방된 부위를 통하여 접속되도록 NOMS 액세스 박막 트랜지스터의 채널을 형성하여 NMOS 액세스 박막 트랜지스터의 소오스를 구성한 후 전체 구조 상부에 제2 게이트 산화막을 도포하는 단계와, 상기 NMOS 액세스 박막 트랜지스터의 채널상의 제2 게이트 산화막 상부에 위치되도록 2개의 NMOS 액세스 박막 트랜지스터의 게이트를 형성하는 단계와, 전체 구조 상부에 격리 산화막을 도포한 후 비트 콘택 마스크를 이용하여 하부의 NMOS 액세스 박막 트랜지스터의 채널을 소정부분 노출시켜 NMOS 액세스 박막 트랜지스터의 드레인을 형성하므로써 2개의 NMOS 액세스 박막 트랜지스터를 구성하는 단계와, 상기 NMOS 액세스 박막 트랜지스터의 드레인과 접속되는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 셀 제조방법.
2. 제1항에 있어서, 상기 NMOS 액세스 박막 트랜지스터를 NMOS 드라이버 트랜지스터가 형성된 실리콘 기판상에 형성한 후 PMOS 로드 박막 트랜지스터를 형성하는 것을 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 셀 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 NMOS 액세스 박막 트랜지스터는 PMOS 박막 트랜지스터 구조로 형성되는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 셀 제조방법.