JP2668521B2 - Ｓｒａｍセル及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にＳＲＡＭセル及びその製造方法に関する。

【０００２】

【従来の技術】通常、ＳＲＡＭセルは４つのトランジス
タ（例えば、２つのアクセストランジスタ及び２つのド
ライブトランジスタ）と２つのポリシリコン負荷抵抗で
構成されるか、或いは６つのトランジスタで構成され
る。特に、４Ｍ級以上の高集積セルは一般的に４つのＮ
ＭＯＳトランジスタと２つのＰＭＯＳトランジスタから
なるＣＭＯＳ形態で構成されている。

【０００３】図１は従来のＣＭＯＳ形態のＳＲＡＭセル
の等価回路図である。図１によれば、４つのＮＭＯＳト
ランジスタＱ１〜Ｑ４は半導体基板上に形成され、２つ
のＰＭＯＳトランジスタＱ５、Ｑ６は前記ＮＭＯＳトラ
ンジスタ上に薄膜トランジスタ形態に形成される。

【０００４】このように構成された従来のＳＲＡＭセル
の製造方法を図面を参照して説明する。図２（ａ）は従
来のＳＲＡＭセルの構成要素であるバルクトランジスタ
の配置平面図であり、図２（ｂ）は従来のＳＲＡＭセル
の構成要素である薄膜トランジスタの配置平面図であ
る。図３は前記バルクトランジスタ上に図２ｂの薄膜ト
ランジスタが積層された構造であるＳＲＡＭセルの配置
平面図である。図４は図３のIV−IV線におけるＳＲＡＭ
セルの断面図であり、図５は図３のＶ−Ｖ線におけるＳ
ＲＡＭセルの断面図である。

【０００５】前記図面によれば、従来のＳＲＡＭセルの
製造方法は、先ず半導体基板３１上にアクティブ領域３
２とフィールド領域３２ａとを区画する。その後、前記
アクティブ領域３２上に第１ゲート酸化膜３３を形成す
る。次に、このゲート酸化膜３３上にポリシリコンとキ
ャップゲート窒化膜３４を順次蒸着した後、これをフォ
トエッチング工程によりバルクトランジスタの第１ゲー
ト電極３５を形成する。次に、第１ゲート電極３５の側
面に側壁酸化膜３７を形成する。その後、アクティブ領
域に第１ポリシリコンをイオン注入して第１及び第２不
純物領域３９、４１を形成する。次に、基板の全面に第
１中間絶縁膜４３を蒸着して、これを基板３１の所定の
部分が露出するようにエッチングする。前記第１中間絶
縁膜４３上に前記第１不純物領域３９に接触するように
第２ポリシリコンを蒸着してＶss線４４を形成する。次
に、前記Ｖss線４４上に第２中間絶縁膜４５と第３ポリ
シリコンを順次蒸着する。その後、前記第３ポリシリコ
ン層をフォトエッチング工程によりパターニングして薄
膜トランジスタの第２ゲート電極４６を形成する。次
に、基板の全面に第２ゲート酸化膜４７と第４ポリシリ
コンを蒸着した後、その上にオフセットマスク４８を覆
う。その上にｐ型不純物をドーピングしたソース領域、
ドレイン領域及びチャンネル領域を有する薄膜トランジ
スタのボデー４９を形成する。次に、トランジスタの特
性を向上させるために熱処理を行って結晶粒径を大きく
する。次に、感光及びエッチング工程を経た後、配線工
程を行ってＳＲＡＭセルを完成する。

【０００６】

【発明が解決しようとする課題】上述した製造工程順に
より形成されるＳＲＡＭセルは次の問題点があった。先
ず、薄膜トランジスタをバルクトランジスタ上に形成す
るに際して、第１電極とは別に第２ゲート電極を形成し
なければならないので、それによるセルの製造工程数が
増加ずる。尚、薄膜トランジスタのオフセットマスクの
位置はバルクトランジスタの配列状態によって異なるた
めに、それだけ正確なオフセット整列が難しい。よっ
て、薄膜トランジスタの特性が悪くなり易い。また、バ
ルクトランジスタ上に薄膜トランジスタ用第２ゲート電
極と薄膜トランジスタのボデーを形成しなければならな
いために、それだけセルの段差が大きくなる。よって、
配線工程が難しくなる。

【０００７】本発明は前記従来の問題点を解決するため
のもので、その目的はバルクトランジスタの共通ゲート
電極を薄膜トランジスタのゲート電極として用いること
により、セルの製図工程数を減少することのできるＳＲ
ＡＭセル及びその製造方法を提供することにある。本発
明の他の目的は、オフセット整列を容易にして薄膜トラ
ンジスタの特性を向上させるＳＲＡＭセル及びその製造
方法を提供することにある。本発明の別の目的は、セル
の段差を低めることにより配線工程が容易になったＳＲ
ＡＭセル及びその製造方法を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
の本発明によるＳＲＡＭセルは、半導体基板の表面内に
区画されたアクティブ領域と、これら各アクティブ領域
の上側及び表面内にそれぞれ形成された共通ゲート電極
と２つの不純物領域とからなる２つの第１バルクトラン
ジスタと、前記２つの第１バルクトランジスタから所定
の長さだけ離れた、各アクティブ領域の上部及び表面内
にそれぞれ形成された共通ゲート電極と２つの不純物領
域とからなる２つの第２バルクトランジスタと、前記２
つの第２バルクトランジスタ上に形成され、前記共通ゲ
ート電極を電極として使用し、前記共通ゲート電極上に
形成されたトランジスタのボデーとなる導電層を有する
２つの薄膜トランジスタとを含んで構成される。

【０００９】本発明によるＳＲＡＭセルの製造方法は、
半導体基板の表面内に多数のアクティブ領域及フィール
ド領域を隔離形成する工程と、前記アクティブ領域の上
部及び表面内にそれぞれ共通ゲート電極及び２つの不純
物領域を形成して２つの第１バルクトランジスタを形成
するとともに、前記多数の第１バルクトランジスタから
所定の長さだけ離れた、前記各アクティブ領域の上部及
び表面内に共通ゲート電極と２つの不純物領域を形成し
て２つの第２バルクトランジスタを形成する工程と、前
記基板の全面にゲート酸化膜を形成する工程と、このゲ
ート酸化膜上に薄膜トランジスタのボデーをなす導電層
を形成する工程と、前記導電層を前記多数の第１、第２
バルクトランジスタの共通ゲート電極の上部、これら各
上部に所定の長さだけオーバーラップするＶcc連結部、
及び第２バルクトランジスタの共通ゲート電極の上部に
所定の長さだけオーバーラップするトランジスタ連結部
にのみ残るようにエッチバックして２つの薄膜トランジ
スタを形成する工程とを含んでなる。

【００１０】

【発明の実施の形態】本発明を添付図面を参照して詳細
に説明する。図６は本発明によるＳＲＡＭセルの配置平
面図である。図７は図６のVII−VII線におけるＳＲＡＭ
セルの断面図である。図８は図６のVIII−VIII線におけ
るＳＲＡＭセルの断面図である。

【００１１】前記図面によれば、本発明によるＳＲＡＭ
は半導体基板１上に形成される４つの第１、２バルクト
ランジスタと、前記２つの第２バルクトランジスタの上
部に形成される２つの薄膜トランジスタで構成される。

【００１２】前記４つの第１及び第２バルクトランジス
タのそれぞれは、半導体基板１の表面内に設けられたア
クティブ領域２上に形成された第１ゲート酸化膜３と、
この第１ゲート酸化膜３上に形成された共通ゲート電極
５と、及び半導体基板１の表面内に形成されてソース領
域及びドレイン領域として用いられる第１及び第２不純
物領域７、９とから構成されている。ここで、前記共通
ゲート電極５の両側には側壁酸化膜６が形成されてい
る。また一つの共通ゲート電極５の一方の側壁酸化膜６
と他の共通ゲート電極５の他方の側壁酸化膜６との間に
は第１ＢＰＳＧ層１０が形成されている。

【００１３】一方、前記２つの薄膜トランジスタのそれ
ぞれは、前記第２バルクトランジスタの共通ゲート電極
５をゲート電極として使用し、この共通ゲート電極５上
に形成された第２ゲート酸化膜１１と、この第２ゲート
酸化膜１１の上部に形成されてソース領域、ドレイン領
域及びチャンネル領域として用いられる導電層１３とか
ら構成されている。ここで、前記導電層１３は第１バル
クトランジスタ及び第２バルクトランジスタの各上部の
所定部分にオーバーラップするＶcc連結部１２に連結さ
れている。この導電層１３は第２バルクトランジスタの
各上部の所定の部分にオーバーラップするトランジスタ
連結部１４に連結されている。そして、前記導電層１３
上には中間絶縁膜１５が形成されており、この中間絶縁
膜１５上にはＶss線１８が形成されている。このＶss線
１８は第２バルクトランジスタの第１不純物領域７にコ
ンタクトホール１７を介して連結されている。前記Ｖss
線１８上には第２ＢＰＳＧ層１９が形成されている。
尚、この第２ＢＰＳＧ層１９上には第１バルクトランジ
スタの第１不純物領域７に接触するようにビット線２３
が形成されている。

【００１４】前記構成を有する本発明によるＳＲＡＭセ
ルの製造方法を図９（ａ）〜（ｇ）及び図１０（ａ）〜
（ｇ）を参照して詳細に説明する。図９（ａ）〜（ｇ）
は図６のVII−VII線におけるＳＲＡＭセルの製造工程断
面図であり、図１０（ａ）〜（ｇ）は図６のVIII−VIII
線におけるＳＲＡＭセルの製造工程断面図である。

【００１５】本発明によるＳＲＡＭセルの製造方法は、
先ず図９（ａ）及び図１０（ａ）に示すように、先ず、
半導体基板１を用意した後、この半導体基板１の表面内
にアクティブ領域２とフィールド領域２ａをＬＯＣＵＳ
工程により区画する。その後、前記アクティブ領域２上
に第１ゲート酸化膜３を形成した後、この第１ゲート酸
化膜３をアクティブ領域の所定の部分を開放してコンタ
クト部分を形成する。

【００１６】次に、図９（ｂ）及び図１０（ｂ）に示す
ように、前記第１ゲート酸化膜３上にポリシリコンを所
定の厚さに蒸着する。その後、このポリシリコン層上に
キャップ窒化膜４を蒸着した後、これをフォトエッチン
グ工程により共通ゲート電極５を形成する。次に、基板
の全面に酸化膜を蒸着した後、これを異方性ドライエッ
チング工程によりエッチングして共通ゲート電極５の両
側に側壁酸化膜６を形成する。その後、アクティブ領域
２上にｎ⁺ 型不純物をドーピングしてソース領域及びド
レイン領域として用いられる第１及び第２不純物領域
７、９を形成することにより、半導体基板１上に第１及
び第２バルクトランジスタを完成する。その後、前記側
壁酸化膜６の間の部分に基板の表面が平坦になるように
ＢＰＳＧ又はＵＳＧ物質を蒸着して第１ＢＰＳＧ層１０
を形成する。

【００１７】その次に、図９（ｃ）及び図１０（ｃ）に
示すように、前記第１ＢＰＳＧ層１０をエッチバックし
て共通ゲート電極５の上部に形成されたキャップ窒化膜
４が露出するようにする。次に、このキャップ窒化膜４
をＰＭＯＳ型薄膜トランジスタが終わる部分、即ち、第
２バルクトランジスタのそれぞれの共通ゲート電極の所
定の部分にのみ残るようにウエットエッチング方法によ
り除去する。その後、前記第１及び２バルクトランジス
タの露出した上部を酸化させて薄膜トランジスタの第２
ゲート酸化膜１１を形成する。次に、基板の全面にポリ
シリコンを所定の厚さだけ蒸着する。次に、第１、２バ
ルクトランジスタの上部及びＶcc連結部１２、そしてト
ランジスタ連結部１４にのみ残るように、前記ポリシリ
コン層をエッチバックしてチャンネル領域とソース領域
及びドレイン領域として用いられる導電層１３を形成す
る。この際、前記Ｖcc連結部１２はそのマスクパターン
を前記第１、２バルクトランジスタの各上部に互いに所
定の長さだけオーバーラップするようにさせて前記導電
層１３と接触するようにして形成する。同様に、トラン
ジスタ連結部１４はそのマスクパターンを前記第２バル
クトランジスタの各上部に所定の長さだけオーバーラッ
プするようにさせて前記導電層１３と接触するようにし
て形成する。

【００１８】次に、図９（ｄ）及び図１０（ｄ）に示す
ように、基板の全面に中間絶縁膜１５を塗布した後、こ
れを第２バルクトランジスタの第１不純物領域７が露出
するようにエッチバックして第１コンタクトホール１７
を形成する。

【００１９】図９（ｅ）及び図１０（ｅ）に示すよう
に、前記中間絶縁膜１５の上に前記第１コンタクトホー
ル１７を通して第１不純物領域７に接触するようにポリ
シリコンを蒸着した後、これをエッチバックしてＶcc線
１８を形成する。

【００２０】図９（ｆ）及び図１０（ｆ）に示すよう
に、基板の全面にＢＰＳＧ物質を塗布して第２ＢＰＳＧ
層１９を形成する。その後、前記第２ＢＰＳＧ層１９を
第１バルクトランジスタの第１不純物領域７が露出する
ようにエッチバックしてメタルコンタクト用の第２コン
タクトホール２１を形成する。

【００２１】次に、図９（ｇ）及び図１０（ｇ）に示す
ように、前記第２コンタクトホール２１を通して第１不
純物領域７と接触するように第２ＢＰＳＧ層１９上に金
属物質（例えば、Ａｌ）を蒸着してビット線２３を形成
することにより、ＳＲＡＭセルを完成する。

【００２２】

【発明の効果】上述した工程順により製造されるメモリ
セルは、バルクトランジスタの共通ゲート電極を薄膜ト
ランジスタのゲート電極として用いることにより、セル
の製造工程数が従来の技術に比べて減少する。尚、ＴＦ
Ｔ特性に大きな影響を及ぼすオフセットの場合、従来で
はバルクトランジスタの配置形態によって異なるために
オフセット整列がそれだけ難しかったが、本発明ではバ
ルクトランジスタの共通ゲート電極の配置形態によって
決定されるために、それだけオフセット整列が容易に、
かつ正確になされる。従って、薄膜トランジスタの特性
が均一になるので、ＳＲＡＭセルの特性が安定する。そ
して、第２バルクトランジスタと薄膜トランジスタのそ
れぞれは共通ゲート電極をゲート電極として用いるため
に、それだけセルの段差が低くなって配線工程が容易に
なる。

【図面の簡単な説明】

【図１】 従来のＳＲＡＭセルの等価回路図である。

【図２】 （ａ）は従来のＳＲＡＭセルの構成要素であ
るバルクトランジスタの配置平面図、（ｂ）は従来のＳ
ＲＡＭセルの構成要素である薄膜トランジスタの配置平
面図である。

【図３】 図２（ａ）のバルクトランジスタ上に図２
（ｂ）の薄膜トランジスタが積層された状態の配置平面
図である。

【図４】 図３のIV−IV線における従来のＳＲＡＭセル
の断面図である。

【図５】 図３のＶ−Ｖ線における従来のＳＲＡＭセル
の断面図である。

【図６】 本発明によるＳＲＡＭセルの配置平面図であ
る。

【図７】 図６のVII−VII線におけるＳＲＡＭセルの断
面図である。

【図８】 図６のVIII−VIII線におけるＳＲＡＭセルの
断面図である。

【図９】 図６のVII−VII線におけるＳＲＡＭセルの製
造工程断面図である。

【図１０】 図６のVIII−VIII線におけるＳＲＡＭセル
の製造工程断面図である。

【符号の説明】

１…半導体基板、２…アクティブ領域、２ａ…フィール
ド領域、３…第１ゲート酸化膜、４…キャップ窒化膜、
５…共通ゲート電極、６…側壁酸化膜、７…第１不純物
領域、９…第２不純物領域、１０…第１ＢＰＳＧ層、１
１…第２ゲート酸化膜、１２…Ｖcc連結部、１３…導電
層、１４…トランジスタ連結部、１５…中間絶縁膜、１
７…第１コンタクトホール、１８…Ｖss線、１９…第２
ＢＰＳＧ層、２１…第２コンタクトホール、２３…ビッ
ト線。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の表面内に区画されたアクティブ領域
   と、 これら各アクティブ領域に形成された２つの不純物領域
   と、その上側に形成された共通ゲート電極とからなる２
   つの第１バルクトランジスタと、 前記２つの第１バルクトランジスタから所定の長さだけ
   離れた、各アクティブ領域に形成された２つの不純物領
   域と、その上側に形成された共通ゲート電極とからなる
   ２つの第２バルクトランジスタと、 前記２つの第２バルクトランジスタ上に形成され、その
   第２バルクトランジスタの共通ゲート電極を電極とし、
   その共通ゲート電極上に形成されたトランジスタのボデ
   ーとなる導電層を有する２つの薄膜トランジスタと、を
   含んで構成されたＳＲＡＭセル。
2. 【請求項２】 前記導電層は薄膜トランジスタのソース
   領域、ドレイン領域及びチャンネル領域を含むことを特
   徴とする請求項１記載のＳＲＡＭセル。
3. 【請求項３】 前記導電層は第１及び第２バルクトラン
   ジスタの各上部に形成された導電層部分に所定の長さだ
   けオーバーラップするＶcc連結部を含んでいることを特
   徴とする請求項１記載のＳＲＡＭセル。
4. 【請求項４】 半導体基板の表面内に多数のアクティブ
   領域及びフィールド領域を区画する工程と、 前記アクティブ領域の上部及び表面内にそれぞれ共通ゲ
   ート電極及び２つの不純物領域を形成して２つの第１バ
   ルクトランジスタを形成するとともに、前記多数の第１
   バルクトランジスタから所定の長さだけ離れた、前記各
   アクティブ領域の上部及び表面内に共通ゲート電極と２
   つの不純物領域を形成して２つの第２バルクトランジス
   タを形成する工程と、 前記基板の全面にゲート酸化膜を形成する工程と、 このゲート酸化膜の上に薄膜トランジスタのボデーをな
   す導電層を形成する工程と、 前記導電層を前記多数の第１，第２バルクトランジスタ
   の共通ゲート電極の上部、これら各上部に所定の長さだ
   けオーバーラップするＶcc連結部、及び第２バルクトラ
   ンジスタの共通ゲート電極の上部に所定の長さだけオー
   バーラップするトランジスタ連結部にのみ残るようにエ
   ッチバックして２つの薄膜トランジスタを形成する工程
   と、を含んでなることを特徴とするＳＲＡＭセルの製造
   方法。
5. 【請求項５】 前記共通ゲート電極を形成する段階は、
   アクティブ領域上にポリシリコン層を蒸着する段階と、
   このポリシリコン層上にキャップ窒化膜を蒸着して所定
   の部分をフォトエッチング工程によりエッチングさせる
   段階とを含むことを特徴とする請求項４記載のＳＲＡＭ
   セルの製造方法。