JP4224149B2 - 非揮発性半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、非揮発性半導体素子及びその製造方法に係るもので、詳しくはフラッシュメモリが内蔵された複合チップの実現に際して、電圧及び温度の変化に拘わらずに安定した特性を有する抵抗とキャパシタを形成し得る非揮発性半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体の製造技術及び半導体を用いた電子製品の応用分野が拡大されるに従い多様な単一素子を一つのチップ内に実現して様々な機能を行い得る複合半導体チップの必要性が増大している。
このようにメモリチップの機能とマイクロコントローラ或いは応用目的に従い特定のコントロールを行う機能を一つの半導体チップ内に実現すると、半導体チップの生産原価節減及び体積縮小と共に、これらを用いた応用製品の製造原価節減及び性能向上を図ることができるので、これに対する研究開発が次第に一般化されつつある。
【０００３】
このような複合的な機能を一つのチップ内に実現するためには、素子の製造技術として、メモリセル、トランジスタ、ダイオードのような能動素子だけでなく、抵抗及びキャパシタのような受動素子の製造技術も重要である。
これはＡＤＣ(Analog to Digital Converter)及び比較器又は演算増幅器などのようなアナログ回路の実現に際して、非常に精密な電圧値及び電流値の制御が要求されるが、精密な電圧値及び電流値の供給と直接に関連する抵抗体及びキャパシタが入力電圧とか外部温度に敏感な特性を有すれば精密な製品の設計が不可能であるためである。
従って、外部温度及び入力電圧に拘わらずに安定した特性を有する抵抗とキャパシタを製造する技術は、複合半導体チップの実現に際して必須の非常に重要な技術として考えられている。
【０００４】
しかし、高安定性が要求されるという理由で複合チップの非揮発性メモリセルの製造時、通常は、抵抗及びキャパシタのような受動素子は内蔵させていない。しかし、抵抗及びキャパシタのような受動素子の内蔵なしに複合チップを製造した場合は、そうでない場合よりもフラッシュメモリセルの動作特性が劣り、高速動作が不可能であるという短所が発生する。
【０００５】
これを改善するため、最近、一般半導体回路で頻繁に使用される高濃度の不純物領域（例えばｎ+ 又はｐ+ 活性領域）を用いた抵抗体やモス製造時に使用されるＭＩＭ(metal/interlayer/metal)構造（例えば、スタック型、トレンチ型、ピン型又は円筒型など）のキャパシタをそのままフラッシュメモリ内蔵の複合半導体チップ製造に適用させる技術が提案されている。
【０００６】
【発明が解決しようとする課題】
しかるに、このように一般半導体回路で頻繁に使用される抵抗体とキャパシタをそのままフラッシュメモリ内蔵の複合チップに適用した場合は、抵抗形成時の工程による変動が大きくてメモリセルの抵抗値が不均一になり、よって、抵抗体とキャパシタが入力電圧及び外部温度変化に敏感な特性を有するため、精密な半導体製品の設計が難しくなって非揮発性半導体素子の全体的な動作特性が低下するという問題点がある。
【０００７】
本発明の目的は、フラッシュメモリが内蔵された複合チップの実現に際して、安定した抵抗値及び静電容量の抵抗とキャパシタを非揮発性メモリセルと同時に形成することにより、半導体素子の全体的な動作特性を向上させ得る非揮発性半導体素子及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の非揮発性半導体素子は、メモリセル形成部と周辺回路部が定義された半導体基板と、この基板上のメモリセル形成部に形成され、電子を貯蔵するフローティングゲートとこれを制御するコントロールゲートがアイソレーション絶縁膜とトンネリング絶縁膜を介して積層される構造を有する非揮発性メモリトランジスタと、前記基板上の周辺回路部所定部分に形成され、前記フローティングゲートと同じ材質の抵抗ラインと、この抵抗ラインと所定間隔離隔されて前記基板上の周辺回路部所定部分に形成され、前記フローティングゲートと同じ材質の第１電極端子と前記コントロールゲートと同じ材質の第２電極端子が誘電体膜を介して積層される構造を有するキャパシタとからなることを特徴とする。
この非揮発性半導体素子において、前記誘電体膜は酸化膜またはＯＮＯ構造で形成することができる。
【０００９】
本発明の第１の非揮発性半導体素子の製造方法は、メモリセル形成部と周辺回路部が定義された半導体基板上に第１導電性膜と酸化防止膜を順次形成する工程と、前記メモリセル形成部の第１導電性膜表面が所定部分だけ露出されるように酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして酸化工程によりメモリセル形成部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、前記アイソレーション絶縁膜を含めた前記第１導電性膜上に誘電体膜を形成する工程と、周辺回路部の前記誘電体膜上に抵抗形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンをマスクとして誘電体膜を食刻する工程と、前記感光膜パターンと前記アイソレーション絶縁膜をマスクとして前記第１導電性膜を食刻してフローティングゲートと上面に前記誘電体膜が形成された抵抗ライン及び第１電極端子を同時に形成し、前記感光膜パターンを除去する工程と、前記アイソレーション絶縁膜の両エッジ部と前記フローティングゲートの側壁を含めた前記基板上の所定部分と前記抵抗ラインの側壁及び前記第１電極端子の側壁に絶縁膜を形成し、それら結果物全面に第２導電性膜を形成する工程と、メモリセル形成部所定部分と周辺回路部所定部分の前記第２導電性膜上に電極形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンをマスクとして前記第２導電性膜を食刻してコントロールゲートと第２電極端子を同時に形成し、前記感光膜パターンを除去する工程とからなることを特徴とする。
【００１０】
また、本発明の第２の非揮発性半導体素子の製造方法は、メモリセル形成部と周辺回路部が定義された半導体基板上に第１導電性膜と酸化防止膜を順次形成する工程と、前記メモリセル形成部の第１導電性膜表面が所定部分だけ露出されるように酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして酸化工程によりメモリセル形成部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、周辺回路部の前記第１導電性膜上に抵抗形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンと前記アイソレーション絶縁膜をマスクとして第１導電性膜を食刻してフローティングゲートと抵抗ライン及び第１電極端子を同時に形成し、前記感光膜パターンを除去する工程と、前記アイソレーション絶縁膜の両エッジ部と前記フローティングゲートの側壁を含めた前記基板上の所定部分と前記抵抗ラインの全表面及び前記第１電極端子の全表面に絶縁膜を形成し、それら結果物全面に第２導電性膜を形成する工程と、メモリセル形成部所定部分と周辺回路部所定部分の前記第２導電性膜上に電極形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンをマスクとして前記第２導電性膜を食刻してコントロールゲートと第２電極端子を同時に形成し、前記感光膜パターンを除去する工程とからなることを特徴とする。
【００１１】
上記のような本発明によれば、抵抗及びキャパシタ形成時の工程による変動を減らすことができ、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗とキャパシタを複合チップ内の非揮発性メモリセルと同時に形成することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本発明は、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗とキャパシタを複合チップ内の非揮発性メモリセルの製造時に同時に形成可能とすることにより精密な製品の設計が可能となるようにした技術である。
その場合、非揮発性メモリが内蔵されたチップを駆動するのに必要な抵抗は非揮発性メモリセル（非揮発性メモリトランジスタ）のフローティングゲートを形成するポリシリコンで実現し、キャパシタは前記メモリトランジスタのフローティングゲート用ポリシリコンとコントロールゲート用ポリシリコンを両電極端子とし、その間に別途に形成された誘電体膜（例えばＯＮＯ構造の絶縁膜または酸化膜材質の絶縁膜）が置かれる構造を有するように実現する。
これを図１乃至図１８に提示した図面を参照して具体的に説明する。ここで、図１乃至図１１は本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図、図１２乃至図１８は本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図である。これらの図中、参照符号ａで表示された部分は前記素子の非揮発性メモリセルの形成部を示し、参照符号ｂで表示された部分は前記素子の抵抗形成部を示し、参照符号ｃで表示された部分は前記素子のキャパシタ形成部を示す。
【００１３】
まず、第１実施形態を説明する。ここでは、便宜上、工程を大きく１１段階に区分して説明する。
第１段階として、図１に示すように、半導体基板100 上の所定部分にフィールド酸化膜102 を形成して該半導体基板100 上を周辺回路部（抵抗形成部ｂ及びキャパシタ形成部ｃ）とメモリセル形成部ａに定義した後、基板100 上のメモリセル形成部ａのみに選択的にゲート絶縁膜104 を形成する。
第２段階として、図２に示すように、前記ゲート絶縁膜104 とフィールド酸化膜102 上にポリシリコン材質の第１導電性膜106 と窒化膜材質の酸化防止膜108 を順次形成する。このとき、前記第１導電性膜106 は1000〜2000Åの厚さに形成する。
【００１４】
第３段階として、図３に示すように、酸化防止膜108 上の全面に感光膜を形成し、メモリセル形成部ａの酸化防止膜108 の表面が特定部分だけ露出されるように感光膜を露光現像して感光膜パターン110aを形成した後、これをマスクとして酸化防止膜108 を乾式食刻する。このとき、抵抗形成部ｂ及びキャパシタ形成部ｃの酸化防止膜108 は感光膜パターン110aにより保護されるため食刻されない。
【００１５】
第４段階として、図４に示すように、感光膜パターン110aを除去し、酸化防止膜108 をマスクとして酸化工程を施す。その結果、酸化防止膜108 により保護されないメモリセル形成部ａの所定部分の第１導電膜106 表面のみに選択的に熱酸化膜からなるアイソレーション絶縁膜112 が形成される。
【００１６】
第５段階として、図５に示すように、酸化防止膜108 を除去する。
第６段階として、図６に示すように、アイソレーション絶縁膜112 を含めた第１導電性膜106 の全面にＯＮＯ構造の誘電体膜114 を形成し、抵抗形成部ｂとキャパシタ形成部ｃのみの誘電体膜114 上に選択的に感光膜パターン110bを形成する。
【００１７】
第７段階として、図７に示すように、感光膜パターン110bをマスクとして誘電体膜114 を食刻し、さらに前記アイソレーション絶縁膜112 と感光膜パターン110bをマスクとしてメモリセル形成部ａとその周りの回路部全領域に亙って第１導電性膜106 を食刻処理した後、感光膜パターン110bを除去する。その結果、メモリセル形成部ａのみにポリシリコン材質のフローティングゲート106aとアイソレーション絶縁膜112 が形成され、抵抗形成部ｂにはポリシリコン材質の抵抗ライン106bが形成され、この抵抗ライン106bと所定間隔離隔されたキャパシタ形成部ｃにはポリシリコン材質の第１電極端子106cが形成される。
第８段階として、図８に示すように、フローティングゲート106aと後に形成されるコントロールゲート間の絶縁及びトランジスタのゲート絶縁膜として使用される酸化膜材質の絶縁膜を形成するため酸化工程を施す。その結果、メモリセル形成部ａにはアイソレーション絶縁膜112 の両エッジ部とフローティングゲート106aの両側壁を含めたゲート絶縁膜104 上にトンネリング酸化膜の役割をする約50〜200 Åの厚さの絶縁膜116 が形成され、抵抗形成部ｂとキャパシタ形成部ｃには抵抗ライン106bの両側壁と第１電極端子106cの両側壁に約50〜200 Åの厚さの絶縁膜116 がそれぞれ形成される。
【００１８】
第９段階として、図９に示すように、基板100 上の全面、すなわち、トンネリング絶縁膜116 とアイソレーション絶縁膜112 が形成されたフローティングゲート106a、および上部に誘電体膜114 が形成された抵抗ライン106bと第１電極端子106cを含む基板100 の全面にポリシリコン材質の第２導電性膜を1000〜2000Åの厚さに形成する。このような第２導電性膜の形成は、メモリセル（メモリトランジスタ）のコントロールゲート及びキャパシタの第２電極端子を形成するためである。次いで、第２導電性膜上にコントロールゲートが形成される部分と第２電極端子が形成される部分だけを限定する感光膜パターン110cを形成し、これをマスクとして第２導電性膜を乾式食刻する。この工程で周辺回路部の抵抗形成部ｂは感光膜パターン110cにより保護されないので第２導電性膜の全てが除去されて、抵抗ライン106b上の誘電体膜114 の表面の全てが露出される。一方、キャパシタ形成部ｃでは感光膜パターン110cにより保護されない部分の誘電体膜114 表面だけが露出される。また、メモリセル形成部ａでは、感光膜パターン110cにより保護されない部分のトンネリング絶縁膜116 とアイソレーション絶縁膜112 表面だけが露出される。その結果、メモリセル形成部ａにはポリシリコン材質のコントロールゲート118aが形成され、周辺回路部のキャパシタ形成部ｃにはポリシリコン材質の第２電極端子118cが形成される。
即ち、前記図面を参照すると、抵抗ライン106bとキャパシタの第１電極端子106cはフローティングゲート106aと同じ材質で形成され、キャパシタの第２電極端子118cはコントロールゲート118aと同じ材質で形成されることが分かる。
【００１９】
第１０段階として、図１０に示すように、感光膜パターン110cを除去し、メモリトランジスタのソースとドレイン形成部のみに選択的に高濃度の不純物をイオン注入してメモリセル形成部ａの基板100 内にソースとドレイン領域120 、122 を形成する。
【００２０】
第１１段階として、図１１に示すように、それら結果物が形成された基板100 上の全面に層間絶縁膜124 を形成し、ドレイン領域122 の基板100 表面所定部分と抵抗ライン106b及び第１、第２電極端子106c、118cの表面所定部分が露出されるように層間絶縁膜124 と誘電体膜114 とゲート絶縁膜104 を食刻してコンタクトホールを形成する。次いで、コンタクトホールを含めた層間絶縁膜124 上の所定部分にAl或いはCu合金材質のビットライン126 を形成して、全工程を終了する。
【００２１】
その結果、図１１から分かるように、半導体基板100 上のメモリセル形成部ａには電子を貯蔵するフローティングゲート106aとこれを制御するコントロールゲート118aがトンネリング酸化膜（符号116 で表示された部分）とアイソレーション絶縁膜112 を介して積層される構造の非揮発性メモリトランジスタが形成され、基板100 上の抵抗形成部ｂにはフローティングゲート106aと同じ材質の抵抗ライン106bが形成され、基板100 上のキャパシタ形成部ｃには誘電体膜114 の表面が所定部分だけ露出されるようにして、フローティングゲート106aと同じ材質の第１電極端子106cとコントロールゲート118aと同じ材質の第２電極端子118cが誘電体膜114 を介して積層される構造のキャパシタが形成され、このキャパシタと抵抗ライン106bと非揮発性メモリトランジスタが形成された基板100 上の全面には前記メモリトランジスタの特定部分、前記抵抗ライン106bの表面所定部分、及び前記第１、第２電極端子106c、118cの表面所定部分が露出されるようにコンタクトホールが開けられた層間絶縁膜124 が形成され、コンタクトホールを含めた層間絶縁膜124 上の所定部分には前記コントロールゲート118aと垂直交差するようにビットライン126 が形成された構造の非揮発性半導体素子が完成する。
【００２２】
次いで、第２実施形態を説明する。この第２実施形態はキャパシタの第１電極端子と第２電極端子間に形成される誘電体膜を別の膜（例えばＯＮＯ構造の絶縁膜）蒸着工程で形成せず、トンネリング絶縁膜を形成するため実施する酸化工程で作られる酸化膜材質の絶縁膜をそのまま誘電体膜に使用する点を除いては基本的な工程が第１実施形態と同一である。よって、この第２実施形態は第１実施例と異なる部分を中心にその製造方法を説明する。ここでは、便宜上、工程を大きく７段階に区分して説明する。
【００２３】
第１段階として、図１２に示すように、メモリセル形成部ａにはゲート絶縁膜204 が形成され、周辺回路部（抵抗形成部ｂ及びキャパシタ形成部ｃ）にはフィールド酸化膜202 が形成された半導体基板200 上の全面にポリシリコン材質の第１導電性膜206 と窒化膜材質の酸化防止膜（図示せず）を順次形成した後、その上にメモリセル形成部ａの酸化防止膜表面が特定部分だけ露出されるように感光膜パターン（図示せず）を形成する。このとき、第１導電性膜206 は1000〜2000Åの厚さに形成する。次に、感光膜パターンをマスクとして酸化防止膜を乾式食刻し、感光膜パターンを除去した後、酸化工程を施して酸化防止膜により保護されないメモリセル形成部ａの所定部分の第１導電性膜206 表面のみに選択的に熱酸化膜材質のアイソレーション絶縁膜212 を形成し、酸化防止膜を除去する。
【００２４】
第２段階として、図１３に示すように、抵抗形成部ｂとキャパシタ形成部ｃのみの第１導電性膜206 上に選択的に感光膜パターン210aを形成する。
第３段階として、図１４に示すように、アイソレーション絶縁膜212 と感光膜パターン210aをマスクとしてメモリセル形成部ａと周辺回路部の全領域に亙って第１導電性膜206 を食刻し、感光膜パターン210aを除去する。その結果、メモリセル形成部ａにはポリシリコン材質のフローティングゲート206aとアイソレーション絶縁膜212 が形成され、抵抗形成部ｂにはポリシリコン材質の抵抗ライン206bが形成され、キャパシタ形成部ｃにはポリシリコン材質の第１電極端子206cが形成される。
【００２５】
第４段階として、図１５に示すように、フローティングゲート206aと後に形成されるコントロールゲート間の絶縁及びトランジスタのゲート絶縁膜として使用される絶縁膜216 を形成するため酸化工程を施す。その結果、メモリセル形成部ａにはアイソレーション絶縁膜212 の両エッジ部とフローティングゲート206aの両側壁を含めたゲート絶縁膜204 上にトンネリング絶縁膜として用いられる酸化膜材質の絶縁膜216 が約50〜200 Åの厚さに形成され、抵抗形成部ｂとキャパシタ形成部ｃには抵抗ライン206bと第１電極端子206cの全表面に酸化膜材質の絶縁膜216 が約50〜200 Åの厚さに形成される。
【００２６】
第５段階として、図１６に示すように、基板200 上の全面、すなわち、上面と側面に絶縁膜216 とアイソレーション絶縁膜212 が形成されたフローティングゲート206a及び全表面に絶縁膜216 が形成された抵抗ライン206bと第１電極端子206cを含む基板200 上の全面にポリシリコン材質の第２導電性膜を1000〜2000Åの厚さに形成する。このような第２導電性膜の形成は、メモリトランジスタのコントロールゲートとキャパシタの第２電極端子を形成するためである。次いで、第２導電性膜上にコントロールゲートが形成される部分と第２電極端子が形成される部分だけを限定する感光膜パターン210bを形成し、これをマスクとして第２導電性膜を乾式食刻する。この工程で周辺回路部の抵抗形成部ｂは感光膜パターン210bにより保護されないので抵抗ライン206b上の絶縁膜216 表面の全てが露出される。一方、キャパシタ形成部ｃは感光膜パターン210bにより保護されない部分の絶縁膜216 表面だけが露出される。また、メモリセル形成部ａでは、感光膜パターン210bにより保護されない部分のトンネリング絶縁膜216 とアイソレーション絶縁膜212 表面だけが露出される。その結果、メモリセル形成部ａにはポリシリコン材質のコントロールゲート208aが形成され、周辺回路部のキャパシタ形成部ｃにはポリシリコン材質の第２電極端子208cが形成される。
即ち、前記図面を参照すると、抵抗ライン206bとキャパシタの第１電極端子206cはフローティングゲート206aと同じ材質で形成され、キャパシタの第２電極端子208cはコントロールゲート208aと同じ材質で形成され、キャパシタの誘電体膜は酸化膜材質の絶縁膜216 で形成されることが分かる。
【００２７】
第６段階として、図１７に示すように、感光膜パターン210bを除去し、メモリトランジスタのソースとドレイン形成部のみに選択的に高濃度の不純物をイオン注入して、メモリセル形成部ａの基板200 内にソースとドレイン領域220 、222 を形成する。
【００２８】
第７段階として、図１８に示すように、それら結果物が形成された基板200 上の全面に層間絶縁膜224 を形成し、ドレイン領域222 の基板200 表面所定部分と抵抗ライン206b及び第１、第２電極端子206c、208cの表面所定部分が露出されるように層間絶縁膜224 、絶縁膜216 およびゲート絶縁膜204 を乾式食刻してコンタクトホールを形成する。次いで、コンタクトホールを含めた層間絶縁膜224 の所定部分上にAl或いはCu合金材質のビットライン226 を形成して、全工程を終了する。
【００２９】
このような工程により非揮発性半導体素子を製造すると、キャパシタ製造時に別の誘電体膜を形成する必要がないので、第１実施形態の場合よりも工程単純化と費用節減の効果が得られる。
なお、この第２実施形態で得られた素子は、キャパシタの誘電体膜が絶縁膜216 の酸化膜からなることを除いては第１実施形態で得られた素子と基本構造が同一であるためここでは構造説明は省略する。
【００３０】
そして、上記第１、第２実施形態のようにして、非揮発性メモリセルを動作させるための周辺回路用抵抗とキャパシタを製造した場合は、フラッシュメモリが内蔵された複合チップの実現に際して抵抗体を高濃度の不純物領域（例えばｎ+ 又はｐ+ 活性領域）により形成し、キャパシタをＭＯＳで一般に使用されてきたＭＩＭ(metal/interlay-er/metal) 構造（例えばスタック型、トレンチ型、ピン型、又は円筒型）により形成する従来と比べて、これら製造時の工程による変動を減らすことができるので、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗及びキャパシタを得ることができる。その結果、抵抗とキャパシタの精密な電圧値と電流値の制御が可能になって精密な製品の設計が可能で、素子の動作特性も向上するという効果がある。
【００３１】
【発明の効果】
以上詳細に説明したように本発明によれば、非揮発性メモリセルの製造時同時に、該非揮発性メモリセルを駆動するために必要される抵抗とキャパシタとを前記セルのゲートと同一材質で形成するようにしたので、これら抵抗とキャパシタ製造時の工程による変動を減らすことができ、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗及びキャパシタを得ることができ、その結果として、抵抗とキャパシタの精密な電圧値と電流値の制御が可能になって精密な製品の設計が可能となるとともに、高速動作ができる高信頼性の半導体素子を実現できる。
【図面の簡単な説明】
【図１】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図２】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図６】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図７】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図９】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図１０】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図１１】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図１２】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１３】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１４】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１５】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１６】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１７】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１８】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【符号の説明】
１００ 半導体基板
１０６ａ フローティングゲート
１０６ｂ 抵抗ライン
１０６ｃ 第１電極端子
１１８ａ コントロールゲート
１１８ｃ 第２電極端子
１１４ 誘電体膜
１２４ 層間絶縁膜
１２６ ビットライン
【発明の属する技術分野】
本発明は、非揮発性半導体素子及びその製造方法に係るもので、詳しくはフラッシュメモリが内蔵された複合チップの実現に際して、電圧及び温度の変化に拘わらずに安定した特性を有する抵抗とキャパシタを形成し得る非揮発性半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体の製造技術及び半導体を用いた電子製品の応用分野が拡大されるに従い多様な単一素子を一つのチップ内に実現して様々な機能を行い得る複合半導体チップの必要性が増大している。
このようにメモリチップの機能とマイクロコントローラ或いは応用目的に従い特定のコントロールを行う機能を一つの半導体チップ内に実現すると、半導体チップの生産原価節減及び体積縮小と共に、これらを用いた応用製品の製造原価節減及び性能向上を図ることができるので、これに対する研究開発が次第に一般化されつつある。
【０００３】
このような複合的な機能を一つのチップ内に実現するためには、素子の製造技術として、メモリセル、トランジスタ、ダイオードのような能動素子だけでなく、抵抗及びキャパシタのような受動素子の製造技術も重要である。
これはＡＤＣ(Analog to Digital Converter)及び比較器又は演算増幅器などのようなアナログ回路の実現に際して、非常に精密な電圧値及び電流値の制御が要求されるが、精密な電圧値及び電流値の供給と直接に関連する抵抗体及びキャパシタが入力電圧とか外部温度に敏感な特性を有すれば精密な製品の設計が不可能であるためである。
従って、外部温度及び入力電圧に拘わらずに安定した特性を有する抵抗とキャパシタを製造する技術は、複合半導体チップの実現に際して必須の非常に重要な技術として考えられている。
【０００４】
しかし、高安定性が要求されるという理由で複合チップの非揮発性メモリセルの製造時、通常は、抵抗及びキャパシタのような受動素子は内蔵させていない。しかし、抵抗及びキャパシタのような受動素子の内蔵なしに複合チップを製造した場合は、そうでない場合よりもフラッシュメモリセルの動作特性が劣り、高速動作が不可能であるという短所が発生する。
【０００５】
これを改善するため、最近、一般半導体回路で頻繁に使用される高濃度の不純物領域（例えばｎ+ 又はｐ+ 活性領域）を用いた抵抗体やモス製造時に使用されるＭＩＭ(metal/interlayer/metal)構造（例えば、スタック型、トレンチ型、ピン型又は円筒型など）のキャパシタをそのままフラッシュメモリ内蔵の複合半導体チップ製造に適用させる技術が提案されている。
【０００６】
【発明が解決しようとする課題】
しかるに、このように一般半導体回路で頻繁に使用される抵抗体とキャパシタをそのままフラッシュメモリ内蔵の複合チップに適用した場合は、抵抗形成時の工程による変動が大きくてメモリセルの抵抗値が不均一になり、よって、抵抗体とキャパシタが入力電圧及び外部温度変化に敏感な特性を有するため、精密な半導体製品の設計が難しくなって非揮発性半導体素子の全体的な動作特性が低下するという問題点がある。
【０００７】
本発明の目的は、フラッシュメモリが内蔵された複合チップの実現に際して、安定した抵抗値及び静電容量の抵抗とキャパシタを非揮発性メモリセルと同時に形成することにより、半導体素子の全体的な動作特性を向上させ得る非揮発性半導体素子及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の非揮発性半導体素子は、メモリセル形成部と周辺回路部が定義された半導体基板と、この基板上のメモリセル形成部に形成され、電子を貯蔵するフローティングゲートとこれを制御するコントロールゲートがアイソレーション絶縁膜とトンネリング絶縁膜を介して積層される構造を有する非揮発性メモリトランジスタと、前記基板上の周辺回路部所定部分に形成され、前記フローティングゲートと同じ材質の抵抗ラインと、この抵抗ラインと所定間隔離隔されて前記基板上の周辺回路部所定部分に形成され、前記フローティングゲートと同じ材質の第１電極端子と前記コントロールゲートと同じ材質の第２電極端子が誘電体膜を介して積層される構造を有するキャパシタとからなることを特徴とする。
この非揮発性半導体素子において、前記誘電体膜は酸化膜またはＯＮＯ構造で形成することができる。
【０００９】
本発明の第１の非揮発性半導体素子の製造方法は、メモリセル形成部と周辺回路部が定義された半導体基板上に第１導電性膜と酸化防止膜を順次形成する工程と、前記メモリセル形成部の第１導電性膜表面が所定部分だけ露出されるように酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして酸化工程によりメモリセル形成部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、前記アイソレーション絶縁膜を含めた前記第１導電性膜上に誘電体膜を形成する工程と、周辺回路部の前記誘電体膜上に抵抗形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンをマスクとして誘電体膜を食刻する工程と、前記感光膜パターンと前記アイソレーション絶縁膜をマスクとして前記第１導電性膜を食刻してフローティングゲートと上面に前記誘電体膜が形成された抵抗ライン及び第１電極端子を同時に形成し、前記感光膜パターンを除去する工程と、前記アイソレーション絶縁膜の両エッジ部と前記フローティングゲートの側壁を含めた前記基板上の所定部分と前記抵抗ラインの側壁及び前記第１電極端子の側壁に絶縁膜を形成し、それら結果物全面に第２導電性膜を形成する工程と、メモリセル形成部所定部分と周辺回路部所定部分の前記第２導電性膜上に電極形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンをマスクとして前記第２導電性膜を食刻してコントロールゲートと第２電極端子を同時に形成し、前記感光膜パターンを除去する工程とからなることを特徴とする。
【００１０】
また、本発明の第２の非揮発性半導体素子の製造方法は、メモリセル形成部と周辺回路部が定義された半導体基板上に第１導電性膜と酸化防止膜を順次形成する工程と、前記メモリセル形成部の第１導電性膜表面が所定部分だけ露出されるように酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして酸化工程によりメモリセル形成部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、周辺回路部の前記第１導電性膜上に抵抗形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンと前記アイソレーション絶縁膜をマスクとして第１導電性膜を食刻してフローティングゲートと抵抗ライン及び第１電極端子を同時に形成し、前記感光膜パターンを除去する工程と、前記アイソレーション絶縁膜の両エッジ部と前記フローティングゲートの側壁を含めた前記基板上の所定部分と前記抵抗ラインの全表面及び前記第１電極端子の全表面に絶縁膜を形成し、それら結果物全面に第２導電性膜を形成する工程と、メモリセル形成部所定部分と周辺回路部所定部分の前記第２導電性膜上に電極形成部とキャパシタ形成部を限定する感光膜パターンを形成する工程と、前記感光膜パターンをマスクとして前記第２導電性膜を食刻してコントロールゲートと第２電極端子を同時に形成し、前記感光膜パターンを除去する工程とからなることを特徴とする。
【００１１】
上記のような本発明によれば、抵抗及びキャパシタ形成時の工程による変動を減らすことができ、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗とキャパシタを複合チップ内の非揮発性メモリセルと同時に形成することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本発明は、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗とキャパシタを複合チップ内の非揮発性メモリセルの製造時に同時に形成可能とすることにより精密な製品の設計が可能となるようにした技術である。
その場合、非揮発性メモリが内蔵されたチップを駆動するのに必要な抵抗は非揮発性メモリセル（非揮発性メモリトランジスタ）のフローティングゲートを形成するポリシリコンで実現し、キャパシタは前記メモリトランジスタのフローティングゲート用ポリシリコンとコントロールゲート用ポリシリコンを両電極端子とし、その間に別途に形成された誘電体膜（例えばＯＮＯ構造の絶縁膜または酸化膜材質の絶縁膜）が置かれる構造を有するように実現する。
これを図１乃至図１８に提示した図面を参照して具体的に説明する。ここで、図１乃至図１１は本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図、図１２乃至図１８は本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図である。これらの図中、参照符号ａで表示された部分は前記素子の非揮発性メモリセルの形成部を示し、参照符号ｂで表示された部分は前記素子の抵抗形成部を示し、参照符号ｃで表示された部分は前記素子のキャパシタ形成部を示す。
【００１３】
まず、第１実施形態を説明する。ここでは、便宜上、工程を大きく１１段階に区分して説明する。
第１段階として、図１に示すように、半導体基板100 上の所定部分にフィールド酸化膜102 を形成して該半導体基板100 上を周辺回路部（抵抗形成部ｂ及びキャパシタ形成部ｃ）とメモリセル形成部ａに定義した後、基板100 上のメモリセル形成部ａのみに選択的にゲート絶縁膜104 を形成する。
第２段階として、図２に示すように、前記ゲート絶縁膜104 とフィールド酸化膜102 上にポリシリコン材質の第１導電性膜106 と窒化膜材質の酸化防止膜108 を順次形成する。このとき、前記第１導電性膜106 は1000〜2000Åの厚さに形成する。
【００１４】
第３段階として、図３に示すように、酸化防止膜108 上の全面に感光膜を形成し、メモリセル形成部ａの酸化防止膜108 の表面が特定部分だけ露出されるように感光膜を露光現像して感光膜パターン110aを形成した後、これをマスクとして酸化防止膜108 を乾式食刻する。このとき、抵抗形成部ｂ及びキャパシタ形成部ｃの酸化防止膜108 は感光膜パターン110aにより保護されるため食刻されない。
【００１５】
第４段階として、図４に示すように、感光膜パターン110aを除去し、酸化防止膜108 をマスクとして酸化工程を施す。その結果、酸化防止膜108 により保護されないメモリセル形成部ａの所定部分の第１導電膜106 表面のみに選択的に熱酸化膜からなるアイソレーション絶縁膜112 が形成される。
【００１６】
第５段階として、図５に示すように、酸化防止膜108 を除去する。
第６段階として、図６に示すように、アイソレーション絶縁膜112 を含めた第１導電性膜106 の全面にＯＮＯ構造の誘電体膜114 を形成し、抵抗形成部ｂとキャパシタ形成部ｃのみの誘電体膜114 上に選択的に感光膜パターン110bを形成する。
【００１７】
第７段階として、図７に示すように、感光膜パターン110bをマスクとして誘電体膜114 を食刻し、さらに前記アイソレーション絶縁膜112 と感光膜パターン110bをマスクとしてメモリセル形成部ａとその周りの回路部全領域に亙って第１導電性膜106 を食刻処理した後、感光膜パターン110bを除去する。その結果、メモリセル形成部ａのみにポリシリコン材質のフローティングゲート106aとアイソレーション絶縁膜112 が形成され、抵抗形成部ｂにはポリシリコン材質の抵抗ライン106bが形成され、この抵抗ライン106bと所定間隔離隔されたキャパシタ形成部ｃにはポリシリコン材質の第１電極端子106cが形成される。
第８段階として、図８に示すように、フローティングゲート106aと後に形成されるコントロールゲート間の絶縁及びトランジスタのゲート絶縁膜として使用される酸化膜材質の絶縁膜を形成するため酸化工程を施す。その結果、メモリセル形成部ａにはアイソレーション絶縁膜112 の両エッジ部とフローティングゲート106aの両側壁を含めたゲート絶縁膜104 上にトンネリング酸化膜の役割をする約50〜200 Åの厚さの絶縁膜116 が形成され、抵抗形成部ｂとキャパシタ形成部ｃには抵抗ライン106bの両側壁と第１電極端子106cの両側壁に約50〜200 Åの厚さの絶縁膜116 がそれぞれ形成される。
【００１８】
第９段階として、図９に示すように、基板100 上の全面、すなわち、トンネリング絶縁膜116 とアイソレーション絶縁膜112 が形成されたフローティングゲート106a、および上部に誘電体膜114 が形成された抵抗ライン106bと第１電極端子106cを含む基板100 の全面にポリシリコン材質の第２導電性膜を1000〜2000Åの厚さに形成する。このような第２導電性膜の形成は、メモリセル（メモリトランジスタ）のコントロールゲート及びキャパシタの第２電極端子を形成するためである。次いで、第２導電性膜上にコントロールゲートが形成される部分と第２電極端子が形成される部分だけを限定する感光膜パターン110cを形成し、これをマスクとして第２導電性膜を乾式食刻する。この工程で周辺回路部の抵抗形成部ｂは感光膜パターン110cにより保護されないので第２導電性膜の全てが除去されて、抵抗ライン106b上の誘電体膜114 の表面の全てが露出される。一方、キャパシタ形成部ｃでは感光膜パターン110cにより保護されない部分の誘電体膜114 表面だけが露出される。また、メモリセル形成部ａでは、感光膜パターン110cにより保護されない部分のトンネリング絶縁膜116 とアイソレーション絶縁膜112 表面だけが露出される。その結果、メモリセル形成部ａにはポリシリコン材質のコントロールゲート118aが形成され、周辺回路部のキャパシタ形成部ｃにはポリシリコン材質の第２電極端子118cが形成される。
即ち、前記図面を参照すると、抵抗ライン106bとキャパシタの第１電極端子106cはフローティングゲート106aと同じ材質で形成され、キャパシタの第２電極端子118cはコントロールゲート118aと同じ材質で形成されることが分かる。
【００１９】
第１０段階として、図１０に示すように、感光膜パターン110cを除去し、メモリトランジスタのソースとドレイン形成部のみに選択的に高濃度の不純物をイオン注入してメモリセル形成部ａの基板100 内にソースとドレイン領域120 、122 を形成する。
【００２０】
第１１段階として、図１１に示すように、それら結果物が形成された基板100 上の全面に層間絶縁膜124 を形成し、ドレイン領域122 の基板100 表面所定部分と抵抗ライン106b及び第１、第２電極端子106c、118cの表面所定部分が露出されるように層間絶縁膜124 と誘電体膜114 とゲート絶縁膜104 を食刻してコンタクトホールを形成する。次いで、コンタクトホールを含めた層間絶縁膜124 上の所定部分にAl或いはCu合金材質のビットライン126 を形成して、全工程を終了する。
【００２１】
その結果、図１１から分かるように、半導体基板100 上のメモリセル形成部ａには電子を貯蔵するフローティングゲート106aとこれを制御するコントロールゲート118aがトンネリング酸化膜（符号116 で表示された部分）とアイソレーション絶縁膜112 を介して積層される構造の非揮発性メモリトランジスタが形成され、基板100 上の抵抗形成部ｂにはフローティングゲート106aと同じ材質の抵抗ライン106bが形成され、基板100 上のキャパシタ形成部ｃには誘電体膜114 の表面が所定部分だけ露出されるようにして、フローティングゲート106aと同じ材質の第１電極端子106cとコントロールゲート118aと同じ材質の第２電極端子118cが誘電体膜114 を介して積層される構造のキャパシタが形成され、このキャパシタと抵抗ライン106bと非揮発性メモリトランジスタが形成された基板100 上の全面には前記メモリトランジスタの特定部分、前記抵抗ライン106bの表面所定部分、及び前記第１、第２電極端子106c、118cの表面所定部分が露出されるようにコンタクトホールが開けられた層間絶縁膜124 が形成され、コンタクトホールを含めた層間絶縁膜124 上の所定部分には前記コントロールゲート118aと垂直交差するようにビットライン126 が形成された構造の非揮発性半導体素子が完成する。
【００２２】
次いで、第２実施形態を説明する。この第２実施形態はキャパシタの第１電極端子と第２電極端子間に形成される誘電体膜を別の膜（例えばＯＮＯ構造の絶縁膜）蒸着工程で形成せず、トンネリング絶縁膜を形成するため実施する酸化工程で作られる酸化膜材質の絶縁膜をそのまま誘電体膜に使用する点を除いては基本的な工程が第１実施形態と同一である。よって、この第２実施形態は第１実施例と異なる部分を中心にその製造方法を説明する。ここでは、便宜上、工程を大きく７段階に区分して説明する。
【００２３】
第１段階として、図１２に示すように、メモリセル形成部ａにはゲート絶縁膜204 が形成され、周辺回路部（抵抗形成部ｂ及びキャパシタ形成部ｃ）にはフィールド酸化膜202 が形成された半導体基板200 上の全面にポリシリコン材質の第１導電性膜206 と窒化膜材質の酸化防止膜（図示せず）を順次形成した後、その上にメモリセル形成部ａの酸化防止膜表面が特定部分だけ露出されるように感光膜パターン（図示せず）を形成する。このとき、第１導電性膜206 は1000〜2000Åの厚さに形成する。次に、感光膜パターンをマスクとして酸化防止膜を乾式食刻し、感光膜パターンを除去した後、酸化工程を施して酸化防止膜により保護されないメモリセル形成部ａの所定部分の第１導電性膜206 表面のみに選択的に熱酸化膜材質のアイソレーション絶縁膜212 を形成し、酸化防止膜を除去する。
【００２４】
第２段階として、図１３に示すように、抵抗形成部ｂとキャパシタ形成部ｃのみの第１導電性膜206 上に選択的に感光膜パターン210aを形成する。
第３段階として、図１４に示すように、アイソレーション絶縁膜212 と感光膜パターン210aをマスクとしてメモリセル形成部ａと周辺回路部の全領域に亙って第１導電性膜206 を食刻し、感光膜パターン210aを除去する。その結果、メモリセル形成部ａにはポリシリコン材質のフローティングゲート206aとアイソレーション絶縁膜212 が形成され、抵抗形成部ｂにはポリシリコン材質の抵抗ライン206bが形成され、キャパシタ形成部ｃにはポリシリコン材質の第１電極端子206cが形成される。
【００２５】
第４段階として、図１５に示すように、フローティングゲート206aと後に形成されるコントロールゲート間の絶縁及びトランジスタのゲート絶縁膜として使用される絶縁膜216 を形成するため酸化工程を施す。その結果、メモリセル形成部ａにはアイソレーション絶縁膜212 の両エッジ部とフローティングゲート206aの両側壁を含めたゲート絶縁膜204 上にトンネリング絶縁膜として用いられる酸化膜材質の絶縁膜216 が約50〜200 Åの厚さに形成され、抵抗形成部ｂとキャパシタ形成部ｃには抵抗ライン206bと第１電極端子206cの全表面に酸化膜材質の絶縁膜216 が約50〜200 Åの厚さに形成される。
【００２６】
第５段階として、図１６に示すように、基板200 上の全面、すなわち、上面と側面に絶縁膜216 とアイソレーション絶縁膜212 が形成されたフローティングゲート206a及び全表面に絶縁膜216 が形成された抵抗ライン206bと第１電極端子206cを含む基板200 上の全面にポリシリコン材質の第２導電性膜を1000〜2000Åの厚さに形成する。このような第２導電性膜の形成は、メモリトランジスタのコントロールゲートとキャパシタの第２電極端子を形成するためである。次いで、第２導電性膜上にコントロールゲートが形成される部分と第２電極端子が形成される部分だけを限定する感光膜パターン210bを形成し、これをマスクとして第２導電性膜を乾式食刻する。この工程で周辺回路部の抵抗形成部ｂは感光膜パターン210bにより保護されないので抵抗ライン206b上の絶縁膜216 表面の全てが露出される。一方、キャパシタ形成部ｃは感光膜パターン210bにより保護されない部分の絶縁膜216 表面だけが露出される。また、メモリセル形成部ａでは、感光膜パターン210bにより保護されない部分のトンネリング絶縁膜216 とアイソレーション絶縁膜212 表面だけが露出される。その結果、メモリセル形成部ａにはポリシリコン材質のコントロールゲート208aが形成され、周辺回路部のキャパシタ形成部ｃにはポリシリコン材質の第２電極端子208cが形成される。
即ち、前記図面を参照すると、抵抗ライン206bとキャパシタの第１電極端子206cはフローティングゲート206aと同じ材質で形成され、キャパシタの第２電極端子208cはコントロールゲート208aと同じ材質で形成され、キャパシタの誘電体膜は酸化膜材質の絶縁膜216 で形成されることが分かる。
【００２７】
第６段階として、図１７に示すように、感光膜パターン210bを除去し、メモリトランジスタのソースとドレイン形成部のみに選択的に高濃度の不純物をイオン注入して、メモリセル形成部ａの基板200 内にソースとドレイン領域220 、222 を形成する。
【００２８】
第７段階として、図１８に示すように、それら結果物が形成された基板200 上の全面に層間絶縁膜224 を形成し、ドレイン領域222 の基板200 表面所定部分と抵抗ライン206b及び第１、第２電極端子206c、208cの表面所定部分が露出されるように層間絶縁膜224 、絶縁膜216 およびゲート絶縁膜204 を乾式食刻してコンタクトホールを形成する。次いで、コンタクトホールを含めた層間絶縁膜224 の所定部分上にAl或いはCu合金材質のビットライン226 を形成して、全工程を終了する。
【００２９】
このような工程により非揮発性半導体素子を製造すると、キャパシタ製造時に別の誘電体膜を形成する必要がないので、第１実施形態の場合よりも工程単純化と費用節減の効果が得られる。
なお、この第２実施形態で得られた素子は、キャパシタの誘電体膜が絶縁膜216 の酸化膜からなることを除いては第１実施形態で得られた素子と基本構造が同一であるためここでは構造説明は省略する。
【００３０】
そして、上記第１、第２実施形態のようにして、非揮発性メモリセルを動作させるための周辺回路用抵抗とキャパシタを製造した場合は、フラッシュメモリが内蔵された複合チップの実現に際して抵抗体を高濃度の不純物領域（例えばｎ+ 又はｐ+ 活性領域）により形成し、キャパシタをＭＯＳで一般に使用されてきたＭＩＭ(metal/interlay-er/metal) 構造（例えばスタック型、トレンチ型、ピン型、又は円筒型）により形成する従来と比べて、これら製造時の工程による変動を減らすことができるので、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗及びキャパシタを得ることができる。その結果、抵抗とキャパシタの精密な電圧値と電流値の制御が可能になって精密な製品の設計が可能で、素子の動作特性も向上するという効果がある。
【００３１】
【発明の効果】
以上詳細に説明したように本発明によれば、非揮発性メモリセルの製造時同時に、該非揮発性メモリセルを駆動するために必要される抵抗とキャパシタとを前記セルのゲートと同一材質で形成するようにしたので、これら抵抗とキャパシタ製造時の工程による変動を減らすことができ、外部温度及び入力電圧の変化に拘わらずに安定した抵抗値と静電容量を有する抵抗及びキャパシタを得ることができ、その結果として、抵抗とキャパシタの精密な電圧値と電流値の制御が可能になって精密な製品の設計が可能となるとともに、高速動作ができる高信頼性の半導体素子を実現できる。
【図面の簡単な説明】
【図１】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図２】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図６】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図７】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図９】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図１０】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図１１】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図１２】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１３】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１４】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１５】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１６】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１７】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１８】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【符号の説明】
１００ 半導体基板
１０６ａ フローティングゲート
１０６ｂ 抵抗ライン
１０６ｃ 第１電極端子
１１８ａ コントロールゲート
１１８ｃ 第２電極端子
１１４ 誘電体膜
１２４ 層間絶縁膜
１２６ ビットライン
Claims (11)
- メモリセル形成部と周辺回路部が定義された半導体基板上に第１導電性膜と酸化防止膜を順次形成する工程と、
前記メモリセル形成部の第１導電性膜表面が所定部分だけ露出されるように酸化防止膜を食刻する工程と、
前記酸化防止膜をマスクとして酸化工程によりメモリセル形成部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、
前記アイソレーション絶縁膜を含めた前記第１導電性膜上に誘電体膜を形成する工程と、
周辺回路部の前記誘電体膜上に抵抗形成部とキャパシタ形成部を限定する第１感光膜パターンを形成する工程と、
前記第１感光膜パターンをマスクとして誘電体膜を食刻する工程と、
前記第１感光膜パターンと前記アイソレーション絶縁膜をマスクとして前記第１導電性膜を食刻してフローティングゲートと上面に前記誘電体膜が形成された抵抗ライン及び、キャパシタを構成する第１電極端子及び第２電極端子のうち前記第１電極端子を同時に形成し、前記第１感光膜パターンを除去する工程と、
前記アイソレーション絶縁膜の両エッジ部と前記フローティングゲートの側壁を含めた前記基板上の所定部分と前記抵抗ラインの側壁及び前記第１電極端子の側壁に絶縁膜を形成し、それら結果物全面に第２導電性膜を形成する工程と、
メモリセル形成部所定部分と周辺回路部所定部分の前記第２導電性膜上にコントロールゲートが形成される部分とキャパシタ形成部を限定する第２感光膜パターンを形成する工程と、
前記第２感光膜パターンをマスクとして前記第２導電性膜を食刻してコントロールゲートと前記キャパシタの第２電極端子を同時に形成し、前記第２感光膜パターンを除去する工程と
からなることを特徴とする非揮発性半導体素子の製造方法。 - 前記酸化防止膜は窒化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
- 前記誘電体膜はＯＮＯ構造に形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
- 前記フローティングゲートの側壁を含む前記所定部分に形成される前記絶縁膜は酸化工程により50〜200Åの厚さに形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
- 前記第１、第２導電性膜は1000〜2000Åの厚さのポリシリコンで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
- 前記コントロールゲートと前記第２電極端子を同時に形成し、前記第２感光膜パターンを除去する工程の以後に、
それら結果物が形成された前記基板全面に層間絶縁膜を形成する工程と、
前記メモリセル形成部の基板表面所定部分と前記抵抗ラインの表面所定部分及び第１、第２電極端子の表面所定部分が露出されるように前記層間絶縁膜と前記誘電体膜を選択食刻してコンタクトホールを形成する工程と、
前記コンタクトホールを含めた前記層間絶縁膜上の所定部分にビットラインを形成する工程と
を更に具備することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 - メモリセル形成部と周辺回路部が定義された半導体基板上に第１導電性膜と酸化防止膜を順次形成する工程と、
前記メモリセル形成部の第１導電性膜表面が所定部分だけ露出されるように酸化防止膜を食刻する工程と、
前記酸化防止膜をマスクとして酸化工程によりメモリセル形成部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、
周辺回路部の前記第１導電性膜上に抵抗形成部とキャパシタ形成部を限定する第１感光膜パターンを形成する工程と、
前記第１感光膜パターンと前記アイソレーション絶縁膜をマスクとして第１導電性膜を食刻してフローティングゲートと抵抗ライン及び、キャパシタを構成する第１電極端子及び第２電極端子のうち前記第１電極端子を同時に形成し、前記第１感光膜パターンを除去する工程と、
前記アイソレーション絶縁膜の両エッジ部と前記フローティングゲートの側壁を含めた前記基板上の所定部分と前記抵抗ラインの全表面及び前記第１電極端子の全表面に絶縁膜を形成し、それら結果物全面に第２導電性膜を形成する工程と、
メモリセル形成部所定部分と周辺回路部所定部分の前記第２導電性膜上にコントロールゲートが形成される部分とキャパシタ形成部を限定する第２感光膜パターンを形成する工程と、
前記第２感光膜パターンをマスクとして前記第２導電性膜を食刻してコントロールゲートと前記キャパシタの第２電極端子を同時に形成し、前記第２感光膜パターンを除去する工程と
からなることを特徴とする非揮発性半導体素子の製造方法。 - 前記酸化防止膜は窒化膜で形成することを特徴とする請求項７に記載の非揮発性半導体素子の製造方法。
- 前記フローティングゲートの側壁を含む前記所定部分に形成される前記絶縁膜は酸化工程により50〜200 Åの厚さに形成することを特徴とする請求項７に記載の非揮発性半導体素子の製造方法。
- 前記第１、第２導電性膜は1000〜2000Åの厚さのポリシリコンで形成することを特徴とする請求項７に記載の非揮発性半導体素子の製造方法。
- 前記コントロールゲートと前記第２電極端子を同時に形成し、前記第２感光膜パターンを除去する工程以後に、
それら結果物が形成された前記基板全面に層間絶縁膜を形成する工程と、
前記メモリセル形成部の基板表面所定部分と前記抵抗ラインの表面所定部分及び前記第１、第２電極端子の表面所定部分が露出されるように前記層間絶縁膜と前記絶縁膜を選択食刻してコンタクトホールを形成する工程と、
前記コンタクトホールを含めた前記層間絶縁膜上の所定部分にビットラインを形成する工程と
を更に具備することを特徴とする請求項７に記載の非揮発性半導体素子の製造方法。
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