KR100520169B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, DRAM 소자의 제조방법에 있어서 스택형 캐패시터에서 얻을 수 있는 작은 캐패시터 용량을 갖는 셀 캐패시터를 가지고, 칩면적의 손실없이 기생 npn 바이폴라 트랜지스터를 이용하여 셀 캐패시터의 용량이 자가증폭함으로써 단순한 공정으로 캐패시터의 정전용량을 증가시킬 수 있고, 그에 따른 반도체소자의 고집적화 및 소자의 특성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 칩(chip)면적의 손실없이 캐패시터의 정전용량을 증가시켜 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘층을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε₀ × ε_r × A) / T (여기서, ε₀ 은 진공 유전율(permittivity of vacuum), ε_r 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂ 또는 SrTiO ₃ 등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

더욱이, 캐패시터의 저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 저장전극을 형성하는 등의 방법을 사용하기도 한다.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은, 고집적화된 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성하기 위하여 표면적을 증가시키거나 유전률이 높은 물질을 사용하는 등 공정이 복잡해지고 소자의 동작 특성 및 공정수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 형성시 비트라인 콘택홀의 측벽에 p+불순물이 도핑된 다결정실리콘을 형성한 다음, n+불순물이 도핑된 다결정실리콘층으로 비트라인을 형성하여 기생 npn 바이폴라 트랜지스터를 형성함으로써 칩면적의 손실없이 셀 캐패시터 정전용량을 자가증폭할 수 있는 DRAM 셀을 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,

게이트전극 및 p형 소오스/드레인영역으로 형성되는 모스 전계효과 트랜지스터가 구비된 n형 반도체기판 상부에 저장전극 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,

상기 저장전극 콘택홀을 통하여 반도체기판에 접속되는 저장전극을 형성하는 공정과,

상기 저장전극 표면에 유전체막 및 플레이트 전극을 형성하는 공정과,

전체표면 상부에 상기 반도체기판을 노출시키는 비트라인 콘택홀이 구비된 제2층간절연막을 형성하는 공정과,

상기 비트라인 콘택홀의 측벽에 p+불순물이 도핑된 다결정실리콘층으로 스페이서를 형성하는 공정과,

전체표면 상부에 n+불순물이 도핑된 다결정실리콘층을 형성하여 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도로서, 빌트-인 pnp 바이폴라 트랜지스터의 제조공정순서를 나타낸다.

먼저, n형 반도체기판(10) 상에 소자분리 산화막(도시안됨)과 게이트 절연막(12)을 형성하고, 게이트전극(14)을 형성한 다음, 상기 게이트 전극(14)의 양쪽 반도체기판(10)에 p-불순물을 이온주입하여 소오스영역(18)과 드레인영역(16)을 형성한다. 이때, 상기 드레인영역(16)은 npn 바이폴라 트랜지스터의 베이스(base)로 사용되고, 상기 반도체기판(10)은 에미터(emitter)로 사용된다.

다음, 전체표면 상부에 제1층간절연막(20)을 형성하고, 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크를 식각마스크로 상기 제1층간절연막(20)을 식각하여 저장전극 콘택홀을 형성한다.

그 다음, 전체표면 상부에 저장전극용 도전층을 형성하고 저장전극 마스크를 이용한 식각공정으로 상기 저장전극 콘택홀을 통하여 상기 소오스영역(18)과 접속되는 저장전극(22)을 형성한다.

그리고, 상기 구조 상부에 유전체막(24) 및 플레이트 전극(26)을 형성하여 캐패시터를 형성한다.

다음, 전체표면 상부에 제2층간절연막(28)을 형성하여 평탄화시킨다.

그 다음, 상기 제2층간절연막(28) 상부에 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴(30)을 형성한다.

다음, 상기 감광막 패턴(30)을 식각마스크로 사용하여 상기 제2층간절연막(28) 및 제1층간절연막(20)을 식각하여 상기 드레인영역(16)을 노출시키는 비트라인 콘택홀을 형성한다.

그 다음, 상기 감광막 패턴(30)을 제거하고, 전체표면 상부에 p+불순물이 도핑된 다결정실리콘층(32)을 소정 두께 형성한다.

다음, 상기 p+불순물이 도핑된 다결정실리콘층(32)을 전면식각하여 상기 비트라인 콘택홀의 측벽에 스페이서를 형성한다. 상기 p+불순물이 도핑된 다결정실리콘층(32)은 저항으로 사용되고, 쓰기 동작시 데이타경로가 된다.

그 다음, 전체표면 상부에 n+불순물이 도핑된 다결정실리콘층(34)을 형성하여 상기 비트라인 콘택홀이 매립되도록한 후, 비트라인 마스크를 식각마스크로 사용하여 상기 n+불순물이 도핑된 다결정실리콘층(34)을 식각하여 비트라인을 형성한다. 여기서, 상기 n+불순물이 도핑된 다결정실리콘층(34)으로 형성된 비트라인은 콜렉터(collector)로 사용된다.

도 2a 는 상기 공정으로 형성된 등가회로도로서, npn 바이폴라 트랜지스터와 p+불순물이 도핑된 다결정실리콘층(32)으로 형성된 저항이 병렬로 연결되어 있고, 상기 npn 바이폴라 트랜지스터의 베이스와 워드라인 및 캐패시터가 직렬로 연결되어 있다. 상기 캐패시터의 다른쪽은 플레이트 전극(26)에 연결되어 있고, 상기 npn 바이폴라 트랜지스터의 에미터는 반도체기판(10)에 연결된다.

도 2b 는 상기와 같이 구성된 셀 데이타의 읽기 동작을 나타내는 도면이다.

스택형 캐패시터를 사용하여 셀 캐패시터의 용량이 작더라도 정전용량을 감소시키는 소프트 에러(soft error)에 의한 데이타 오류를 극복할 수 있는 15fF보다 작은 용량정도이면, 워드라인이 턴온되어 셀 캐패시터에 저장된 전하들이 트랜지스터를 통해 증폭기능을 하는 npn 바이폴라 트랜지스터를 순방향으로 턴온(trigger)시켜 전류 이득(gain)을 만들어 비트라인에 전달하여 셀의 데이타를 읽는다.

도 2c 는 상기와 같이 구성된 셀 데이타의 쓰기 동작을 나타내는 도면이다.

셀에 데이타를 쓸때에는 데이타 입력 버퍼로 부터 들어온 데이타를 p+불순물이 도핑된 다결정실리콘층(32)으로 형성된 저항을 통해 저장전극에 저장한다. 이때, npn 바이폴라 트랜지스터보다 상대적으로 저항이 작은 저항을 통해 저장전극에 전하가 축적된다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, DRAM 소자의 제조방법에 있어서 스택형 캐패시터에서 얻을 수 있는 작은 캐패시터 용량을 갖는 셀 캐패시터를 가지고, 칩면적의 손실없이 기생 npn 바이폴라 트랜지스터를 이용하여 셀 캐패시터의 용량이 자가증폭함으로써 단순한 공정으로 캐패시터의 정전용량을 증가시킬 수 있고, 그에 따른 반도체소자의 고집적화 및 소자의 특성을 향상시킬 수 있는 이점이 있다.

도 1a 내지 도 1d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2a 는 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 셀의 등가회로도.

도 2b 는 도 2a 의 등가회로에서 셀 데이타 읽기 동작을 나타내는 회로도.

도 2c 는 도 2a 의 등가회로에서 쓰기 동작을 나타내는 회로도.

<도면의 주요부분에 대한 부호 설명>

10 : 반도체기판 12 : 게이트 절연막

14 : 게이트 전극 16 : 드레인영역

18 : 소오스영역 20 : 제1층간절연막

22 : 저장전극 24 : 유전체막

26 : 플레이트 전극 28 : 제2층간절연막

30 : 감광막 패턴 32 : p+불순물이 도핑된 폴리실리콘층

34 : n+불순물이 도핑된 폴리실리콘층

Claims (5)

1. 게이트전극 및 p형 소오스/드레인영역으로 형성되는 모스 전계효과 트랜지스터가 구비된 n형 반도체기판 상부에 저장전극 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,

   상기 저장전극 콘택홀을 통하여 반도체기판에 접속되는 저장전극을 형성하는 공정과,

   상기 저장전극 표면에 유전체막 및 플레이트 전극을 형성하는 공정과,

   전체표면 상부에 상기 반도체기판을 노출시키는 비트라인 콘택홀이 구비된 제2층간절연막을 형성하는 공정과,

   상기 비트라인 콘택홀의 측벽에 p+불순물이 도핑된 다결정실리콘층으로 스페이서를 형성하는 공정과,

   전체표면 상부에 n+불순물이 도핑된 다결정실리콘층을 형성하여 비트라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 n형 반도체기판과 p형 드레인영역 및 n+불순물이 도핑된 다결정실리콘층으로 형성된 비트라인은 기생 npn 바이폴라 트랜지스터가 되는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 n형 반도체기판은 상기 기생 npn 바이폴라 트랜지스터의 에미터인 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 드레인영역은 상기 기생 npn 바이폴라 트랜지스터의 베이스인 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 비트라인은 상기 기생 npn 바이폴라 트랜지스터의 콜렉터인 것을 특징으로 하는 반도체소자의 제조방법.