KR20040005514A - 반도체 메모리 장치 및 그의 제조방법 - Google Patents

반도체 메모리 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR20040005514A
KR20040005514A KR1020020040091A KR20020040091A KR20040005514A KR 20040005514 A KR20040005514 A KR 20040005514A KR 1020020040091 A KR1020020040091 A KR 1020020040091A KR 20020040091 A KR20020040091 A KR 20020040091A KR 20040005514 A KR20040005514 A KR 20040005514A
Authority
KR
South Korea
Prior art keywords
gate
region
insulating layer
memory device
cell
Prior art date
Application number
KR1020020040091A
Other languages
English (en)
Other versions
KR100493021B1 (ko
Inventor
장순규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0040091A priority Critical patent/KR100493021B1/ko
Priority to US10/421,240 priority patent/US6867445B2/en
Publication of KR20040005514A publication Critical patent/KR20040005514A/ko
Priority to US11/042,495 priority patent/US7498220B2/en
Application granted granted Critical
Publication of KR100493021B1 publication Critical patent/KR100493021B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 그의 제조방법에 관한 것이다. 본 발명의 반도체 메모리 장치는, 반도체 기판 상에 소정의 구획을 형성하면서 메모리 소자들이 형성된 셀 영역과 이 셀 영역을 둘러싸고 형성된 주변회로 영역을 포함하는 반도체 메모리 장치에 있어서, 셀 영역에 형성되어 메모리 소자 역할을 하며 제1두께의 제1게이트 절연막을 가진 복수의 셀 트랜지스터와, 셀 영역과 인접하는 주변회로 영역에 형성되어 제1두께의 제1게이트 절연막을 가진 복수의 코아 트랜지스터 및 셀영역에 형성된 셀 트랜지스터의 게이트에 네거티브 바이어스(negative bias)를 인가할 수 있도록 주변회로 영역에 형성되어 제2두께의 제2게이트 절연막을 가진 복수의 게이트 네거티브 바이어스용 트랜지스터를 포함한다.
이렇게 게이트에 네거티브 바이어스를 가해주는 트랜지스터의 제2게이트 절연막을 셀 영역 및 주변회로 영역의 제1게이트 절연막과 서로 다른 두께로 형성함으로써, 셀 트랜지스터 및 주변회로의 게이트 네거티브 바이어스용 트랜지스터들의 문턱전압이 균일한 반도체 메모리 장치를 제공할 수 있다.

Description

반도체 메모리 장치 및 그의 제조방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그의 제조방법에 관한 것으로서, 특히, 반도체 메모리 장치의 메모리 소자가 형성된 셀 영역과 인접하여 주변회로 영역에 형성된 센스 증폭기(sense amplifier)와 차동회로 등을 포함하는 컬럼 디코더(column decoder) 및 로우 디코더(row decoder) 부분의 모스 트랜지스터(MOS Transistor)의 형성에 관한 것이다.
반도체 메모리 소자는 크게 메모리 소자가 형성된 셀 영역(Cell area)과, 주변회로 영역(peripheral)으로 분리되어 있다. 셀 영역에는 소정의 블록 형태의 매트릭스 형태로 배열된 트랜지스터와 캐패시터(capacitor)로 형성된 메모리 소자(memory cell)가 형성되어 있고, 이 셀 영역의 메모리 소자에 정보를 입력하거나 출력을 제어하는 컬럼 디코더 및 로우 디코더를 포함하는 주변회로 영역(코아 영역 포함)이 있어 여러 가지 기능의 트랜지스터들이 형성되어 있다.
이러한 반도체 메모리 소자는, 트랜지스터의 크기가 작아지고 이에 따라 작동전압이 낮아져서 메모리 소자의 리프레쉬 특성을 개선하기 위한 연구가 다방면으로 진행되고 있다. 그리하여, 일반적으로 메모리 소자를 구성하는 셀 트랜지스터(cell transistor)는 전압 미인가 상태에서 전압이 0 V로 유지되도록 하는 것이 일반적이지만, 선택되지 않는 셀 트랜지스터의 오프 상태 전류(Off state current)를 감소시키기 위해서 네거티브 레벨로 유지되도록 네거티브 바이어스(Negative bias)가 걸리도록 하는 것이 리프레쉬(refreshment) 개선에 효과적이다. 그리하여, 주변회로 영역(peripheral)에는 별도로 형성된 게이트 네거티브 바이어스용 트랜지스터(gate negative-bias transistor)를 포함하고 있다.
도 8에 도시된 바와 같이, 게이트 네거티브 바이어용 트랜지스터는 셀 영역(C, cell area)과 인접된 주변회로 영역(P, peripheral area)에 형성되어 있어 셀 영역의 메모리 소자로부터 제조공정부터 많은 영향을 받는다.
메모리 소자는 일반적으로 어드레스(address)를 가진 매트릭스(matrix) 형태로 고집적화 되어 비교적 적은 면적에 형성된 모스 트랜지스터(MOS transistor)인반면에, 주변회로 영역의 모스 트랜지스터는 비교적 점유 면적이 큰 모스 트랜지스터로 구성되어 있다. 이들 모스 트랜지스터들 중에 셀 트랜지스터의 게이트에 네거티브 바이어스(negative bias)를 인가하는 모스 트랜지스터의 경우에는, 오프 상태(off state)에서 VBB2에 연결되므로 고전압 문턱전압(Vt)으로 조절되어야한다. 그래서, 셀 트랜지스터와 문턱전압이 동일해야 하므로 셀 트랜지스터 이온 주입과 동일한 이온 도즈(ion dose)를 사용하고 있다.
이러한 종래의 기존의 기술은, 모스 트랜지스터의 형성시에 동일한 두께의 게이트와 게이트 절연막을 갖고 있다. 그리고, 동일한 문턱전압(Threshold voltage)을 갖도록 셀 영역(C)과 주변회로 영역(P)의 고전압 Vt 영역에 동일한 이온 주입을 한다. 그럼에도 불구하고, 트랜지스터가 형성된 구역별로 문턱전압이 다른 경우가 발생한다. 이는, 셀 영역(C)에 형성되는 트랜지스터는 단위 셀 당 면적이 좁아 페리(peri) 트랜지스터 효과를 나타내는 반면에, 주변회로 영역(P, 코아 영역 포함)에 형성되는 고전압의 네거티브 바이어스용 모스 트랜지스터는 그 면적이 셀 트랜지스터(cell transistor)보다 상대적으로 넓어 벌크 트랜지스터(Bulk transistor)의 특성을 나타내어 상호 다른 문턱전압을 나타낸다. 그리하여, 일반적으로 DRAM(Dynamic Random Access Memory)에서 문턱전압(Vt)이 1.2 내지 1.3 V인 것을 감안할 때, 코아 영역(Core area)에서 형성되는 고전압 Vt를 가진 트랜지스터는 셀 트랜지스터보다 더 높은 전압에서 작동되는 단점이 있다. 그리하여, 반도체 메모리 장치의 작동을 불안정하게 조절하여 메모리 신호의 입력 및 출력시에 외형적으로 나타나지 않는 소프트 에러(soft error)나 작동 에러(operation error)를유발할 수 있는 가능성이 높다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 주변회로 영역에 배치되어 셀 영역의 메모리 소자인 셀 트랜지스터의 게이트에 네거티브 바이어스(negative bias)를 인가하는 트랜지스터의 문턱전압을 균일하게 안정시켜, 고집적화된 메모리 장치에서 신호 입/출력시 발생하는 소프트 에러(soft error)와 작동 불량(operation error)을 방지할 수 있는 반도체 메모리 장치 및 그의 제조방법을 제공하는 갓이다.
도 1a는 본 발명의 반도체 메모리 장치의 셀 영역 및 주변회로 영역의 트랜지스터들의 배열을 나타낸 회로도이다.
도 1b는 본 발명의 반도체 메모리 장치의 단면도이다.
도 2 내지 도 7은 본 발명의 반도체 메모리 장치의 제조방법을 순차적으로 나타낸 공정흐름도의 단면도이다.
도 8은 종래의 반도체 메모리 장치의 셀 영역과 주변회로 영역의 트랜지스터 배열을 나타낸 회로도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 장치는, 반도체 기판 상에 소정의 구획을 형성하면서 메모리 소자들이 형성된 셀 영역과 상기 셀 영역을 둘러싸고 형성된 주변회로 영역을 포함하는 반도체 메모리 장치에 있어서, 셀 영역에 소정의 블록을 형성하면서 매트릭스(matrix) 형태로 배열되어 메모리 소자 역할을 하며 게이트와 게이트의 양측으로 형성된 소스/드레인 및 제1두께를 가진 제1게이트 절연막으로 구성된 복수의 셀 트랜지스터와, 주변회로 영역에 형성되어 제1두께를 가진 제1게이트 절연막을 포함하는 복수의 코아 트랜지스터와, 셀 영역의 게이트에 네거티브 바이어스를 인가할 수 있도록 셀 영역과 인접하여 주변회로 영역에 배치되어 제2두께를 가진 제2게이트 절연막을 갖는 복수의 게이트 네거티브 바이어스용 트랜지스터를 포함한다.
여기서, 게이트 네거티브 바이어스용 트랜지스터(Gate Negative-biastransistor)는 셀 트랜지스터(Cell transistor)의 게이트와 전기적으로 연결되어 있다.
그리고, 셀 트랜지스터와 코어 트랜지스터의 제1게이트 절연막은 게이트 네거티브 바이어스용 트랜지스터의 제2게이트 절연막의 두께보다 더 두꺼운 것이 문턱전압을 셀 트랜지스터 및 주변회로 영역의 코아 트랜지스터와 동일하게 유지할 수 있어 바람직하다. 제1게이트 절연막 및 제2게이트 절연막은 반도체 기판의 기지 실리콘을 열적으로 산화시켜 형성된 실리콘 산화막인 것이 제조하기 용이하고 막질이 우수하여 효과적이다.
제1게이트 절연막은, 제2차로 형성된 제1게이트 절연막과 중첩 형성되어 이루어진 2중 실리콘 절연막인 것이 동일 실리콘 기판 면에서 서로 상이한 두께의 게이트 절연막을 형성할 수 있어 바람직하다.
상기와 같은 구성을 가진 본 발명의 반도체 메모리 장치의 제조방법은, 먼저 반도체 기판 상, 즉 실리콘 기판 상에 소정의 소자분리법을 이용하여 소자분리용 산화막을 형성함으로써, 셀 영역과 주변회로 영역의 소자형성 영역을 정의한다. 셀 영역과 주변회로 영역의 소자형성 영역에 제1게이트 절연막을 형성하고, 주변회로 영역 중에서 게이트 네거티브 바이어스 영역에 제2게이트 절연막을 형성한 후, 소자형성 영역에 게이트 전극 패턴을 형성한다.
여기서, 소자분리용 산화막은, 반도체 기판 상에 소정의 깊이 함몰된 트렌치를 형성하고, 이 트렌치 내부에 실리콘 절연막을 충진하여 형성한다. 이때, 실리콘 절연막으로서 화학기상 증착법을 이용한 실리콘 산화막을 형성하는 것이 트렌치 충진에 효과적이다.
그리고, 소자형성 영역의 반도체 기판을 소정의 세정공정을 거쳐서 노출시키고, 노출된 소자형성영역에 열산화공정(Thermal oxidation)에 의해 실리콘 산화막으로 형성된 제1두께를 가진 제1절연막을 형성한다.
그런 다음, 반도체 기판 상에 포토 레지스트를 형성하고, 이 포토 레지스트에 정렬/노광으로 게이트 네거티브 바이어스 영역이 노출되도록 패턴을 형성한다. 이렇게 패턴닝된 포토레지스트를 마스크로 이용하여 소정의 식각법으로 게이트 네거티브 바이어스 영역의 소자형성 영역에 형성된 제1절연막을 제거한다. 제1절연막이 잔류된 셀 영역과 주변회로 영역의 소자형성 영역 및 반도체 기판이 드러난 게이트 네거티브 바이어스 영역의 소자형성 영역에 제2두께의 제2절연막을 형성한다. 그러면, 셀 영역과 주변회로 영역의 소자형성 영역에는 제1절연막과 제2절연막이 합쳐진 두꺼운 고압용의 제1게이트 절연막이 형성되고, 주변회로 영역의 게이트 네거티브 바이어스 영역에는 제1두께의 제2절연막으로 형성된 얇은 제2게이트 절연막이 형성된다.
여기서, 제1절연막을 제거하기 위한 식각법은 식각용액을 이용한 습식식각법인 것이 반도체 기판에 물리적 손상을 주지 않기 때문에 바람직하고, 특히, 식각용액은 산화막을 식각할 수 있는 불산(HF)을 포함하는 것이 반도체 기판에 손상을 주지 않고 제1게이트 절연막을 형성하고 있는 산화막을 용이하게 제거할 수 있어 바람직하다.
제2절연막은 소정의 실리콘 산화법으로 형성된 실리콘 산화막을 적용할 수도있고, 화학기상 증착법을 이용한 실리콘 산화막이나 혹은 실리질소 산화막(Oxinitride)을 적용할 수도 있다.
이렇게 반도체 기판 상에 제1게이트 절연막 및 제2게이트 절연막이 형성된 후, 반도체 기판 전면에 게이트 도전막을 형성하고, 이 게이트 도전막 상에 게이트 패턴을 가진 포토 레지스트를 형성한다. 그리고, 포토 레지스트를 마스크로 이용하여 게이트 도전막을 건식 식각법(Dry etching)으로 게이트 도전막에 게이트 패턴을 전사한다. 여기서, 게이트 도전막은 불순물이 도핑된 도전성의 폴리 실리콘(doped poly-silicon)인 것이 게이트 형성에 용이하여 효과적이고, 게이트 도전막은 금속 실리사이드막(metal silicide)을 더 포함하는 것이 고집적화된 반도체 메모리 장치에서 선저항을 감소시킬 수 있어 바람직하다.
이후는, 통상의 반도체 메모리 장치를 제조하는 공정을 이용하여 캐패시터(Capacitor) 형성과 금속배선공정(metalization) 등의 후속공정들을 거쳐서 반도체 메모리 장치를 완성한다.
이렇게 상기와 같은 구성을 가진 본 발명의 반도체 메모리 장치는, 소자형성 영역의 크기에 따른 셀 영역의 셀 트랜지스터와 주변회로 영역의 게이트 네거티브 바이어스용 트랜지스터 간에 발생하는 문턱전압의 차이를 감소시키고 위치에 따른 문턱전압을 균일하게 형성할 수 있다.
또한, 본 발명의 반도체 메모리 장치의 제조방법은, 게이트 절연막을 형성시에 두 번의 게이트 산화막 형성공정괴 한 번의 패터닝 공정을 진행함으로써, 동일 반도체 기판 상에 서로 다른 두께의 게이트 절연막을 가진 셀 트랜지스터와 게이트네거티브 바이어스용 트랜지스터를 동시에 형성할 수 있다. 따라서, 반도체 메모리 장치의 생산수율을 향상시킬 수 있는 장점이 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1a는 본 발명의 반도체 메모리 장치를 평면에서 본 회로도이고, 도 1b는 본 발명의 반도체 메모리 장치의 단면도이다. 여기서, 소자형성 영역은, 셀영역(C)과 주변회로 영역(P-A) 및 게이트 네거티브 바이어스 영역(P-B)으로 구분된다. 게이트 네거티브 바이어스 영역(P-B)은 실질적으로는 셀 영역(C)과 인접하여 배치되어 있으나, 설명의 편의상 도면들의 좌로부터 셀영역(C), 주변회로 영역(P-A) 및 네거티브 바이어스 영역(P-B)으로 배치하여 도시하였다.
이들을 참조하면, 본 발명의 반도체 메모리 장치는, 반도체 기판(100) 상에 형성되어 메모리 소자가 형성되는 셀 영역(C)과 주변회로 영역(P-A)과 주변회로 영역(P-A) 중에서 셀 영역(C)에 형성된 모스 트랜지스터의 게이트에 네거티브 바이어스를 인가할 수 있도록 게이트 네거티브 바이어스용 트랜지스터가 형성되는 게이트 네거티브 바이어스 영역(P-B)의 소자영역을 정의하는 소자분리용 절연막(110)과, 셀 영역(C)과 주변회로 영역(P-A)에 형성된 소자영역에 제1두께를 가진 제1게이트 절연막(125)과, 게이트 네거티브 바이어스 영역(P-B)의 소자형성 영역에 제2두께를가진 제2게이트 절연막(123)과, 이 제1 및 제2게이트 절연막(125,123) 상에 형성된 게이트 도전막(127a,127b) 및 게이트 도전막(127a,127b)의 상부에 마스크 절연막(127c)과 측벽에 절연막 스페이서(129)를 갖는 게이트(127)와, 소자형성 영역의 게이트(127) 양측으로 형성된 소스와 드레인 정션(105)과, 드레인(105)과 연결되고 게이트(127)와 직교하여 형성된 비트라인(140)과, 하부 전극인 스토리지 전극(151)과 유전체막(153) 및 상부 전극인 플레이트 전극(155)으로 구성된 캐패시터(150)등을 포함한다.
여기서, 소자분리용 절연막(110)은 트렌치 소자분리법(Trench Isolation)으로 형성되며 실리콘 산화막으로 형성되어 있다. 게이트 도전막(127a,127b)은 불순물이 도핑된 폴리 실리콘(doped poly-silicon)을 단독으로 사용할 수 있으나, 소자가 고집적화 되면서 도선의 선 폭이 좁아지기 때문에, 증가하는 면 저항(sheet resistance)을 낮추기 위해서 폴리 실리콘막(127a)과 금속 실리사이드막(127b)을 조합하여 형성된 복합막으로 사용하는 것이 바람직하다. 이 때 사용되는 금속 실리사이드막(127b)으로는 텅스텐 실리사이드(WSi) 또는 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 몰리 실리사이드(MoSi) 등 중 어느 하나를 적용할 수 있다.
제1게이트 절연막(125) 및 제2게이트 절연막(123)은 통상적으로 실리콘 산화막(SiO2)이나 실리콘 질소 산화막(oxynitride)로 형성될 수 있다. 그리하여, 실리콘 산화막을 적용할 경우에는, 소자형성 영역의 실리콘 기판을 열적 산화법(Thermal oxidation)을 이용하여 실리콘 산화막을 형성한다. 이때, 제1게이트 절연막(125)은제2게이트 절연막(123) 보다 두께가 얇게 형성된다. 즉, 제1두께의 제1절연막(미도시)을 형성한 후, 게이트 네거티브 바이어스 영역(P-B) 상에 형성된 제1절연막을 소정의 습식 세정공정(cleaning process)으로 제거한다. 반도체 기판(100) 전체에 열적 산화법(thermal oxidation)을 이용하여 제2절연막을 형성한다. 그러면, 셀 영역(C) 및 주변회로 영역(P-A)에는 제1절연막과 제2절연막이 합쳐진 제2두께의 제1게이트 절연막(125)이 형성된다. 게이트 네거티브 바이어스 영역(P-B)에는 제2절연막 두께의 제2게이트 절연막(123)이 형성된다. 이렇게, 두께가 서로 다른 제1 및 제2게이트 절연막(125,123)을 형성하는 방법에는, 전술한 것과 같이 열적 산화법(thermal oxidation)에 의한 이중 산화법(double oxidation) 외에도, 제1절연막은 열적 산화법으로 형성하고 제2절연막은 소정의 화학기상 증착법(Chemical vapor deposition)으로 실리콘 산화막을 형성하거나, 실리콘 질소 산화막(SiON)을 형성할 수도 있다.
한편, 설명되지 않은 도 1b의 참조번호 160과 170은 실리콘 산화막으로 형성된 층간 절연막들이다.
도 2내지 도 7은 본 발명의 반도체 메모리 장치의 제조방법을 순차적으로 나타낸 공정 흐름도의 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 마스크용 절연막(미도시)을 형성한 후, 소정의 패터닝 공정을 거쳐서 마스크용 절연막에 소자분리 패턴을 형성한다. 이 소자분리 패턴을 마스크로 이용하여 반도체 기판(100) 상에 트렌치(소자분리용 산화막(110)과 중첩됨)를 형성한다. 반도체 기판(100) 상에 두껍게 절연막을 형성하여 트렌치를 완전히 충진시킨 후, 화학적 기계연마법(Chemical Mechanical Polishing)과 같은 평탄화 공정을 이용하여 소자형성 영역의 절연막을 평탄하게 제거한다. 마스크용 절연막(미도시)을 습식식각(wet etching)으로 모두 제거하여 소자형성 영역을 정의한다. 여기서, 소자분리용 절연막(110)은 화학기상 증착법(Chemical vapor deposition)에 의해서 형성된 실리콘 산화막으로 형성되는 것이 효과적이다.
도 3을 참조하면, 소정의 세정공정(Cleaning)을 거쳐서 반도체 기판(100)의 소자형성 영역에 제1절연막(121)을 형성한다. 이때, 제1절연막(121)은 실리콘 기판을 소정의 열적 산화법(thermal oxidation)으로 산화시켜 형성된 실리콘 산화막이나 실리콘 질소 산화막(Oxynitride, SiON)을 적용할 수 있다. 그리하여, 반도체 기판(100) 전면의 소자형성 영역에 제1두께를 가진 제1절연막(121)이 형성된다.
도 4를 참조하면, 게이트 네거티브 바이어스 영역(P-B)의 제1절연막(121)을 선택적으로 제거한다. 즉, 포토 레지스트(300)를 이용한 패터닝 공정으로 셀 영역(C)과 주변회로 영역(P-A)의 제1절연막(121)이 차단되도록 한다. 그리고, 패터닝된 포토 레지스트(300)를 마스크로 이용하여 소정의 습식식각이나 건식식각 공정을 거쳐서 노출된 제1산화막(121)을 제거한다. 그러면, 셀 영역(C)과 주변회로 영역(P-A)의 제1절연막(121)은 잔류되고, 게이트 네거티브 바이어스 영역(P-B)에만 제1절연막(121)은 모두 제거된다.
도 5를 참조하면, 게이트 네거티브 바이어스 영역(P-B)를 제외한 영역에 제1절연막(121)이 남아 있는 상태에서 반도체 기판(100) 전면에 제2절연막(123)을 형성한다. 이 때, 제2절연막(123)은 열적 산화법(thermal oxidation) 또는 화학기상 증착법(Chemical vapor deposition)으로 형성된 실리콘 산화막(SiO2)이나, 열적 산화법 혹은 화학기상 증착법으로 형성된 실리콘 질소 산화막(SiON, oxynitride)을 적용할 수도 있다. 그러면, 셀 영역(C)과 주변회로 영역(P-A)의 소자형성 영역(active region)에는 제1절연막(121)과 제2절연막(123)이 합성되어 형성된 제1게이트 절연막(125)이 형성되고, 게이트 네거티브 바이어스 영역(P-B)에는 제2절연막(123)으로 형성된 제2게이트 절연막(123)이 형성된다. 그리하여, 셀 영역(C) 및 주변회로 영역(P-A)에는 제1두께의 제1게이트 절연막(125)이 형성되고, 게이트 네거티브 바이어스 영역(P-B)에는 제1게이트 절연막(125)보다 얇은 제2두께를 가진 제2게이트 절연막(123)이 형성된다.
도 6을 참조하면, 전술한 바와 같이, 소자형성 영역에 제1게이트 절연막(125)과 제2게이트 절연막(123)이 형성된 반도체 기판 전면에 게이트 도전막(127a,127b)과 마스크 절연막(127c)을 형성한다. 그리고, 소정의 패터닝 공정을 거쳐서 게이트 도전막(127a,127b)과 마스크 절연막(127c)에 게이트 패턴을 형성하여 게이트(127)를 형성한다. 이 때, 게이트 도전막(127a)으로서 불순물이 도핑된 폴리 실리콘을 화학기상증착법(Chemical vapor deposition)으로 형성한다. 한편, 게이트 도전막으로서 불순물이 도핑된 폴리 실리콘만을 적용하면, 소자가 고집적화 됨에 따라 게이트(127)의 선저항이 높아져서 신호 처리속도가 저하된다. 그리하여, 게이트의 선저항을 낮추기 위해서, 게이트 도전막(127a)으로서 금속 실리사이드막(127b)을 조합하여 형성된 폴리 사이드막(polycide)을 적용할 수도 있다.
마스크용 절연막(127c)은, 화학기상 증착법(Chemical Vapor Deposition)을 이용하여 형성된 실리콘 질화막으로서, 추후 자가 정렬법에 의해서 콘택(Self-aligned contact)을 형성할 시에 부분적으로 식각용 마스크의 역할을 한다.
도 7을 참조하면, 게이트(127)의 측벽에 게이트 스페이서(129)를 형성한다.
반도체 기판(100) 전면에 실리콘 질화막을 형성하고, 이방성의 건식 식각법(Dry Etching)을 이용하여 게이트(127)의 측벽에 실리콘 질화막을 잔류시켜 게이트 스페이서(129)를 형성한다.
이 후, 게이트(127)의 양측으로 소스/드레인 정션(105)을 형성하고, 통상의 반도체 메모리 장치 제조방법을 거쳐서, 비트라인(도 1b의 140)과 캐패시터(도 1b의 150)를 형성하고 그 위에 금속배선(180)을 형성하여 반도체 메모리 장치를 완성한다.
이와 같이, 본 발명의 반도체 메모리 장치는, 게이트 네거티브 바이어스 영역(P-B)의 제2게이트 절연막(123) 두께를 셀 영역(C)과 주변회로 영역(P-A)의 제1게이트 절연막(125)보다 얇게 형성함으로써, 셀 및 주변회로 영역(C,P-A)에 형성된 여타 트랜지스터들 사이에 문턱전압의 오차를 줄여 균일한 문턱전압 분포를 형성할 수 있다. 그리고, 반도체 메모리 장치의 메모리 소자에서 소프트 패일(soft fail)이나 작동 에러(operation error)를 현저히 감소시킬 수 있다. 또한, 본 발명의 반도체 메모리 장치의 제조방법은, 게이트 네거티브 바이어스 영역(P-B)과 여타 영역(C, P-A)을 서로 다른 두께의 게이트 절연막을 형성할 수 있도록 하여, 2단계 게이트 절연막 형성 공정을 통해서 제조공정 중에 주변의 소자들에 영향을 받아 변동될 수 있는 문턱전압을 조정할 수 있는 장점이 있다.
한편, 본 발명의 반도체 제조장치는, 게이트 네거티브 바이어스 영역(P-B)과 여타 소자영역을 구분하여 게이트 절연막을 상이하게 형성하였으나, 이외에도, 문턱전압이 다른 주변의 소자들로부터 영향을 받는 경우에는 본 발명의 실시예를 적용할 수 있다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는, 문터전압이 영향을 받아 균일성이 크게 악화되는 게이트 네거티브 바이어스 영역의 게이트 절연막을 셀 영역과 주변회로 영역보다 얇게 형성함으로써, 이들 간의 문턱전압을 균일하게 형성하여 제품의 신뢰성을 높이고 생산성을 개선할 수 있다.
그리고, 본 발명의 반도체 메모리 장치의 제조방법은, 동일한 반도체 기판 상에서 두께가 서로 상이한 두 영역의 게이트 절연막을 형성할 수 있어, 게이트 절연막의 두께를 임의로 조절하여 기능이 각기 다른 모스 트랜지스터(MOS transistor)들의 문턱전압(threshold voltage)을 용이하게 조절할 수 있다.

Claims (16)

  1. 반도체 기판 상에 소정의 구획을 형성하면서 메모리 소자들이 형성된 셀 영역과 상기 셀 영역을 둘러싸고 형성된 주변회로 영역을 포함하는 반도체 메모리 장치에 있어서,
    상기 셀 영역에 형성되어 메모리 소자 역할을 하며, 게이트와 상기 게이트의양측으로 형성된 소스/드레인 및 제1두께를 가진 제1게이트 절연막을 포함하는 복수의 셀 트랜지스터;
    상기 주변회로 영역에 형성되어 제1두께를 가진 제1게이트 절연막을 포함하는 복수의 코아 트랜지스터; 및
    상기 셀 영역의 게이트에 네거티브 바이어스(negative bias)를 인가할 수 있도록 상기 셀 영역과 인접하여 상기 주변회로 영역에 배치되어 제2두께를 가진 제2게이트 절연막을 포함하는 복수의 게이트 네거티브 바이어스용(negative bias) 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 게이트 네거티브 바이어스용 트랜지스터(gate negative-bias transistor)는 상기 셀 트랜지스터(Cell transistor)의 게이트와 전기적으로 연결된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1게이트 절연막은 상기 제2절연막의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1게이트 절연막 및 상기 제2게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1게이트 절연막은 2단계 산화법으로 형성되는 것을특징으로 하는 반도체 메모리 장치.
  6. a) 소정의 소자분리법으로 소자분리용 절연막을 형성하여 셀 영역과 주변회로 영역의 소자형성 영역 및 게이트 네거티브 바이어스(negative bias) 영역을 정의하는 단계;
    b) 상기 셀 영역과 상기 주변회로 영역의 상기 소자형성 영역에 제1게이트 절연막을 형성하고, 상기 게이트 네거티브 바이어스 영역에 제2게이트 절연막을 형성하는 단계; 및
    c) 상기 소자형성 영역에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 소자분리용 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  8. 제6항에 있어서, 상기 b)단계는,
    상기 소자 형성영역을 노출시키는 단계;
    상기 노출된 소자형성 영역에 상기 반도체 기판을 산화시켜 제1절연막을 형성하는 단계;
    상기 반도체 기판 상에 포토 레지스트를 형성하는 단계;
    상기 포토 레지스트에 정렬/노광으로 상기 게이트 네거티브 바이어스 영역이노출되도록 패턴을 형성하는 단계;
    상기 패턴닝된 포토 레지스트를 마스크로 이용하여 소정의 식각법으로 상기 게이트 네거티브 바이어스 영역에 형성된 제1절연막을 제거하는 단계; 및
    상기 반도체 기판의 소자형성 영역과 상기 네거티브 바이어스 영역에 제2절연막을 형성하여 상기 셀 영역과 상기 주변회로 영역에는 제1게이트 절연막을 형성하고, 상기 게이트 네거티브 바이어스 영역에는 제2게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1절연막은 실리콘 산화막과 실리콘 질소 산화막(Oxynitride) 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 제1절연막은 열적 산화법(thermal oxidation)으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제8항에 있어서, 상기 식각법은 식각용액을 이용한 습식 식각법인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 식각용액은 산화막을 식각할 수 있는 불산(HF)을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  13. 제8항에 있어서, 상기 제2절연막은 실리콘 산화막(SiO2)과 실리콘 질소 산화막(SiON) 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제6항에 있어서, 상기 c)단계는,
    상기 반도체 기판 전면에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 게이트 패턴을 가진 포토 레지스트를 형성하는 단계;
    상기 포토 레지스트를 마스크로 이용하여 건식식각법으로 상기 게이트 도전막에 게이트 패턴을 전사하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 정치의 제조방법.
  15. 제14항에 있어서, 상기 게이트 도전막은 불순물이 도핑된 도전성의 폴리 실리콘인 것을 특징으로 하는 반도체 메모리 정치의 제조방법.
  16. 제14항에 있어서, 상기 게이트 도전막은 폴리 실리콘과 금속 실리사이드막으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
KR10-2002-0040091A 2002-07-10 2002-07-10 반도체 메모리 장치 및 그의 제조방법 KR100493021B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0040091A KR100493021B1 (ko) 2002-07-10 2002-07-10 반도체 메모리 장치 및 그의 제조방법
US10/421,240 US6867445B2 (en) 2002-07-10 2003-04-23 Semiconductor memory devices including different thickness dielectric layers for the cell transistors and refresh transistors thereof
US11/042,495 US7498220B2 (en) 2002-07-10 2005-01-25 Methods of fabricating semiconductor memory devices including different dielectric layers for the cell transistors and refresh transistors thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0040091A KR100493021B1 (ko) 2002-07-10 2002-07-10 반도체 메모리 장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20040005514A true KR20040005514A (ko) 2004-01-16
KR100493021B1 KR100493021B1 (ko) 2005-06-07

Family

ID=30113121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0040091A KR100493021B1 (ko) 2002-07-10 2002-07-10 반도체 메모리 장치 및 그의 제조방법

Country Status (2)

Country Link
US (2) US6867445B2 (ko)
KR (1) KR100493021B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671831B2 (en) 2006-01-13 2010-03-02 Samsung Electronics Co., Ltd. Output buffer with improved output deviation and source driver for flat panel display having the output buffer
CN116568031A (zh) * 2023-07-12 2023-08-08 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445797B2 (en) * 2005-03-14 2008-11-04 Momentive Performance Materials Inc. Enhanced boron nitride composition and polymer-based compositions made therewith
US7976941B2 (en) * 1999-08-31 2011-07-12 Momentive Performance Materials Inc. Boron nitride particles of spherical geometry and process for making thereof
US6713088B2 (en) * 1999-08-31 2004-03-30 General Electric Company Low viscosity filler composition of boron nitride particles of spherical geometry and process
US6764975B1 (en) * 2000-11-28 2004-07-20 Saint-Gobain Ceramics & Plastics, Inc. Method for making high thermal diffusivity boron nitride powders
EP1397421B1 (en) * 2001-04-30 2019-09-04 Saint-Gobain Ceramics and Plastics, Inc. Polymer processing aid and method for processing polymers
US6645612B2 (en) 2001-08-07 2003-11-11 Saint-Gobain Ceramics & Plastics, Inc. High solids hBN slurry, hBN paste, spherical hBN powder, and methods of making and using them
KR100442885B1 (ko) * 2002-11-01 2004-08-02 삼성전자주식회사 반도체 소자의 다중 두께 게이트 유전층 제조 방법
US7494635B2 (en) * 2003-08-21 2009-02-24 Saint-Gobain Ceramics & Plastics, Inc. Boron nitride agglomerated powder
US7091755B1 (en) * 2004-09-17 2006-08-15 Xilinx, Inc. Low voltage input circuit with high voltage tolerance capability
US7921400B1 (en) 2005-07-20 2011-04-05 Integrated Device Technology, Inc. Method for forming integrated circuit device using cell library with soft error resistant logic cells
US7524560B2 (en) * 2005-08-19 2009-04-28 Momentive Performance Materials Inc. Enhanced boron nitride composition and compositions made therewith
US7527859B2 (en) * 2006-10-08 2009-05-05 Momentive Performance Materials Inc. Enhanced boron nitride composition and compositions made therewith
KR101844058B1 (ko) 2012-02-01 2018-03-30 에스케이하이닉스 주식회사 복층 금속 콘택을 포함하는 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645614A (ja) * 1992-07-27 1994-02-18 Nec Corp 読出し専用半導体メモリの製造方法
JPH10178102A (ja) * 1996-12-18 1998-06-30 Sony Corp 半導体装置の製造方法
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
KR19990030770A (ko) * 1997-10-06 1999-05-06 윤종용 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법
US6268748B1 (en) * 1998-05-06 2001-07-31 International Business Machines Corp. Module with low leakage driver circuits and method of operation
JP2000077536A (ja) * 1998-09-03 2000-03-14 Hitachi Ltd 半導体装置の製造方法
JP3746669B2 (ja) * 2000-10-17 2006-02-15 株式会社ルネサステクノロジ 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671831B2 (en) 2006-01-13 2010-03-02 Samsung Electronics Co., Ltd. Output buffer with improved output deviation and source driver for flat panel display having the output buffer
CN116568031A (zh) * 2023-07-12 2023-08-08 长鑫存储技术有限公司 半导体结构及其制备方法
CN116568031B (zh) * 2023-07-12 2023-11-17 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
US20040007764A1 (en) 2004-01-15
US7498220B2 (en) 2009-03-03
KR100493021B1 (ko) 2005-06-07
US20050158951A1 (en) 2005-07-21
US6867445B2 (en) 2005-03-15

Similar Documents

Publication Publication Date Title
US7498220B2 (en) Methods of fabricating semiconductor memory devices including different dielectric layers for the cell transistors and refresh transistors thereof
KR100547227B1 (ko) 신규한 디램 액세스 트랜지스터
US6992358B2 (en) Semiconductor device and method for manufacturing the same
KR100207487B1 (ko) 반도체 기억소자의 완충패드 형성방법
WO1998028795A1 (fr) Dispositif memoire a semi-conducteur et procede de fabrication associe
JPH1041480A (ja) 半導体メモリ装置及びその製造方法
US6787857B2 (en) Contact structure a semiconductor device and manufacturing method thereof
JP4290921B2 (ja) 半導体集積回路装置
US6306760B1 (en) Method of forming a self-aligned contact hole on a semiconductor wafer
CN113629009B (zh) 半导体硅化钴膜层的制造方法、半导体器件及存储器
JP2000077618A (ja) 半導体装置およびその製造方法
JPH10242419A (ja) 半導体装置の製造方法及び半導体装置
KR100640574B1 (ko) 반도체 메모리 소자의 제조방법
JP2003158206A (ja) フラットセルメモリ素子のシリサイド膜製造方法
US20050255661A1 (en) Semiconductor device and manufacturing method therefor
JP2009060137A (ja) 半導体集積回路デバイス
JP3165693B2 (ja) スタックトキャパシタ型ｄｒａｍ
KR100991379B1 (ko) 반도체소자 제조 방법
JP2008140977A (ja) 半導体装置の製造方法
JPH1050950A (ja) 半導体集積回路装置の製造方法
KR960011472B1 (ko) 반도체 기억장치 제조방법
KR100995329B1 (ko) 반도체 소자의 제조 방법
KR0146245B1 (ko) 반도체 소자의 캐패시터 제조방법
JP4757317B2 (ja) 半導体集積回路装置の製造方法
KR100560632B1 (ko) 금속 샐러사이드를 이용한 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 15