KR100640574B1 - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 디램 셀 영역 및 로직 셀 영역이 한정되어 있고, 디램 셀 영역 및 로직 셀 영역에 각각 게이트 전극 및 그 양측에 소오스 드레인 영역이 형성된 반도체 기판 결과물 표면에 실리사이드 차단층을 증착한다. 이어서, 로직 셀 영역의 실리사이드 차단층을 제거한 후, 노출된 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성한다. 그후, 실리사이드 차단층을 포함하는 반도체 기판 상부에 에치 스톱퍼를 증착하고, 에치 스톱퍼 상부에 게이트 전극 사이의 공간을 충진하도록 고밀도 플라즈마 절연막을 형성한다. 다음으로, 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백한다. 그후, 노출된 디램 셀 영역의 게이트 전극 상부에 제 2 전이 금속 실리사이드막을 형성한다.
임베디드 디램(embedded DRAM), 선택적 실리사이드(SALICIDE)
Description
도 1은 일반적인 임베디드 디램 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 각 공정별로 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
50 - 반도체 기판 60a,60b,62a,62b - 소오스, 드레인 영역
64 - 버퍼 절연막 66 - 실리콘 질화막
68,76 - 포토레지스트 패턴 70a,70b - 제 1 전이 금속 실리사이드막
72 - 에치 스톱퍼 74 - 고밀도 플라즈마 절연막
78 - 제 2 전이 금속 실리사이드막 80 - 층간 절연막
82 - 하부 전극 84 - 유전체막
86 - 상부 전극 B1 - 디램 셀 영역
B2 - 로직 셀 영역 g - 게이트 전극
H - 스토리지 노드 콘택홀 C - 스토리지 노드 캐패시터
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 로직 회로부를 포함하는 임베디드 디램(embedded DRAM) 소자의 제조방법에 관한 것이다.
일반적으로 임베디드 디램은 싱글 실리콘 칩에 형성된 디램 셀 및 로직 셀을 갖는 집적 회로이다. 이러한 임베디드 디램은 매우 빠른 스피드로 대용량의 데이타를 전송할 수 있다. 이와같은 높은 메모리 용량 및 스피드에 의하여, 임베디드 디램은 그래픽 프로세서(graphic processor)와 같은 높은 고용량 처리 회로(high volume processing circuit)의 내부 소자로 이용되고 있다. 완전한 임베디드 디램은 로직 회로, 트랜스퍼 모스 트랜지스터 및 트랜스퍼 모스 트랜지스터와 커플링된 캐패시터를 포함한다. 여기서, 트랜스퍼 모스 트랜지스터는 실제적으로 캐패시터의 하부 전극 및 비트 라인 사이의 스위치 역할을 한다. 이에따라, 캐패시터내의 데이타는 읽고 쓰기가 가능하여 진다.
도 1은 일반적인 임베디드 디램 소자의 단면도이다.
도 1을 참조하여, 반도체 기판(10)의 소정 부분에 액티브 영역을 한정하기 위하여, 공지의 방식에 의하여 소자 분리 영역(11)을 형성한다. 여기서, 반도체 기판(10)의 액티브 영역은 디램 셀 영역(A1)과 로직 영역(A2)으로 구분되어 있다. 이러한 반도체 기판(10) 상부에 게이트 절연막(12), 도핑된 폴리실리콘막(13)을 증착한다. 그 다음, 도핑된 폴리실리콘막(13)을 소정 부분 패터닝하여, 게이트 전극(G)을 형성한다. 게이트 전극(G)의 양측벽에 공지의 방식으로 절연 스페이서(15)를 형성한다. 이어서, 게이트 전극(G) 양측의 반도체 기판(10)에 불순물을 주입하여 소오스 영역(18a,20a) 및 드레인 영역(18b,20b)을 형성한다.
그후에, 반도체 기판(10)의 결과물 표면에 실리사이드 차단층(silicide blocking layer:도시되지 않음)을 증착한다. 그후, 실리사이드막이 형성될 영역, 즉, 각 영역의 게이트 전극(G) 및 로직 셀 영역(A2)에 해당하는 소오스, 드레인 영역(20a,20b) 상부만이 오픈되도록 실리사이드 차단층을 식각하여 오픈시킨다. 이어서, 노출된 부분에만 선택적 증착 방식에 의하여 전이 금속 실리사이드막(22)을 형성한다. 이때, 디램셀 영역(A1)에 해당하는 소오스, 드레인 영역(18a,18b)에 실리사이드막(22)을 형성하지 않는 것은 다음과 같은 이유에서이다. 전이 금속 실리사이드막(22)은 전도 특성이 우수하여 접촉 저항을 낮추는 역할을 한다. 그러나, 현재와 같이, 고집적 밀도에 부응하여 얕은 접합(shallow junction)을 형성하는 경우, 얕은 접합 영역(소오스, 드레인 영역) 상부에 실리사이드막에 의하여 누설 전류가 발생하기 쉽다. 이러한 누설 전류는 특히 캐패시터의 리프레쉬(refresh) 특성과 직결되므로, 현재의 디램 소자의 접합 영역에는 실리사이드막을 사용하지 않고 있다.
그리고 난 다음, 게이트 전극(G) 및 소오스, 드레인 영역(18a, 18b, 20a, 20b)이 형성된 반도체 기판(10) 상부에 층간 절연막(24)을 형성한다. 그후, 디램 셀 영역(A1)의 소오스 영역(18a)의 소정 부분이 노출되도록, 층간 절연막(24) 및 실리사이드 차단층(도시되지 않음)을 식각하여, 스토리지 노드 콘택홀(H)을 형성한다.
스토리지 노드 콘택홀(H)에 의하여 노출된 소오스 영역(18a)과 콘택되도록 층간 절연막(24) 상부에 하부 전극(26)을 형성한다. 하부 전극(26) 표면에 유전체막(28)을 형성한다음, 유전체(28) 상부에 상부 전극(30)을 형성하여, 캐패시터를 형성한다.
그러나, 종래의 임베디드 디램 제조방법은 다음과 같은 문제점이 있다.
일반적으로 로직 회로는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라, 소오스, 드레인 영역의 선폭 또한 감소하고 있다. 이에따라, 소오스, 드레인 영역을 노출시키는 콘택홀 형성공정시, 소오스, 드레인 영역 및 이와 인접하는 액티브 영역의 가장자리 부분까지의 거리(이하, 콘택 오버레이 마진)를 확보하기 어려워, 약간의 오정렬으로도 액티브 영역 외곽의 소자 분리 영역이 층간 절연막과 함께 제거되어 버린다. 현재에는 콘택 오버레이 마진의 부족으로 인한 원치않는 영역의 식각을 방지하기 위하여, 로직 회로의 층간 절연막내에, 층간 절연막을 구성하는 실리콘 산화막과 큰 식각 선택비를 갖는 절연막, 이른 바 에치 스톱퍼를 개재하고 있다. 이때, 에치 스톱퍼로는 실리콘 질화막 또는 실리콘 질화막이 이용될 수 있다.
한편, 임베디드 디램은 로직 회로 뿐만 아니라 디램 회로도 포함하므로, 공정의 단순화 측면에서, 에치 스톱퍼를 로직 회로 뿐만 아니라, 디램 회로에도 적용하고 있다. 그런데, 이와같이 디램 셀 영역(A1)에 에치 스톱퍼가 개재되면, 콘택홀을 형성하기 위한 공정시, 다단계의 식각 공정이 요구된다. 즉, 일반적인 디램 셀 영역(A1)의 콘택홀 식각은, 실리콘 산화막 계열로 된 층간 절연막을 식각하는 공정과, 기판 표면에 남아있는 실리사이드 차단층을 식각하는 두 단계 식각으로 진행되었다. 그러나, 층간 절연막내에 에치 스톱퍼가 개재되면, 디램 셀 영역의 콘택홀을 형성하는데, 실리콘 산화막으로 된 층간 절연막 식각 공정, 에치 스톱퍼 식각 공정, 다시 층간 절연막 식각 공정 및 실리사이드 차단층 식각 공정이 요구되므로, 공정 단계가 증대된다. 이로 인하여 공정이 복잡해지고, 적어도 2개 이상의 식각 가스(또는 식각 용액)이 요구되어 진다.
또한, 디램 셀 영역(A1)은 상술한 바와 같이 게이트 전극(G) 상부에만 선택적으로 실리사이드막을 형성하여야 하므로, 그 공정이 매우 번거럽다.
보다 구체적으로 설명하면, 디램 셀 영역(A1)의 게이트 전극(G) 상부에만 실리사이드막을 형성하기 위하여는, 디램 영역의 소오스, 드레인 영역(18a,18b)만을 차폐시킨후 게이트 전극(G) 상부에만 실리사이드막을 형성하든지, 또는 소오스, 드레인 영역(18a,18b)에 실리사이드막을 모두 형성한 후 소오스, 드레인 영역(18a,18b) 상부의 실리사이드막 만을 선택적으로 제거하여야 한다. 그러나, 상기 두 공정 모두, 공정상 매우 복잡할 뿐만 아니라, 현재의 반도체 제조 공정으로는 진행하기 매우 어렵다.
따라서, 본 발명의 목적은 임베디드 디램을 제조하는데 있어서, 단순한 스텝으로 디램 셀 영역의 콘택홀을 형성할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 임베디드 디램을 제조하는데 있어서, 단순한 공정으로 각 영역의 게이트 전극 영역 및 로직 셀 영역의 소오스, 드레인 영역 상부에 실리사이드막을 형성할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법은 다음과 같은 구성을 갖는다.
먼저, 디램 셀 영역 및 로직 셀 영역이 한정되어 있고, 디램 셀 영역 및 로직 셀 영역에 각각 게이트 전극 및 그 양측에 소오스 드레인 영역이 형성된 반도체 기판 결과물 표면에 실리사이드 차단층을 증착한다. 이어서, 로직 셀 영역의 실리사이드 차단층을 선택적으로 제거하고, 상기 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성한다. 그후, 실리사이드 차단층을 포함하는 반도체 기판 상부에 에치 스톱퍼를 증착하고, 에치 스톱퍼 상부에 게이트 전극 사이의 공간을 충진하도록 고밀도 플라즈마 절연막을 형성한다. 다음으로, 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백한다. 그후, 노출된 디램 셀 영역의 게이트 전극 상부에 제 2 전이 금속 실리사이드막을 형성한다.
또한, 본 발명의 다른 실시예에 의하면, 다음과 같은 구성을 갖는다.
디램 셀 영역 및 로직 셀 영역이 한정되어 있고, 디램 셀 영역 및 로직 셀 영역에 각각 게이트 전극 및 그 양측에 소오스 드레인 영역이 형성된 반도체 기판 결과물 표면에 실리사이드 차단층을 증착한다. 이어서, 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형 성한다. 그후, 실리사이드 차단층을 포함하는 반도체 기판 상부에 에치 스톱퍼를 증착하고, 에치 스톱퍼 상부에 상기 게이트 전극 사이의 공간을 충진시키도록 고밀도 플라즈마 절연막을 형성한다. 다음으로, 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백한다. 그리고나서, 노출된 디램 셀 영역의 게이트 전극 상부에 제 2 전이 금속 실리사이드막을 형성한후, 반도체 기판 결과물 상부에 층간 절연막을 형성한다. 그 다음, 디램 셀 영역의 소오스 영역이 노출되도록 층간 절연막, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 식각하여 스토리지 노드 콘택홀을 형성한다.
여기서, 실리사이드 차단층을 형성하는 단계는, 반도체 기판 상부에 버퍼 절연막을 증착하는 단계와, 버퍼 절연막 상부에 실리콘 질화막을 형성하는 단계를 포함한다.
에치 스톱퍼는 상기 층간 절연막과 식각 선택비가 상이하면서, 실리사이드 차단층의 일부와 유사한 식각 선택비를 갖는 물질 예를들어, 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다. 아울러, 제 2 전이 금속 실리사이드막은 상기 제 1 전이 금속 실리사이드막과 서로 다른 두께로 형성함이 바람직하다.
또한, 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성하는 단계는, 상기 로직 셀 영역의 실리사이드 차단층이 노출되도록 포토레지스트 패턴을 형성하는 단계와, 상기 노출된 실리사이드 차단층을 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계와, 상 기 로직 셀 영역의 반도체 기판 상부에 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 반응시켜 로직 셀 영역의 게이트 전극 및 소오스 드레인 영역 상부에 제 1 전이 금속 실리사이드막을 형성하는 단계, 및 상기 반응되지 않은 전이 금속막을 제거하는 단계를 포함한다.
또한, 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백하는 단계는, 상기 고밀도 플라즈마 절연막 상부에 상기 디램 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계와 노출된 디램 셀 영역의 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 게이트 전극 상부는 노출시키면서 게이트 전극 사이에 공간에는 매립되도록 에치백하는 단계를 포함한다.
아울러, 스토리지 노드 콘택홀을 형성하는 단계 이후에, 상기 노출된 디램 셀 영역의 소오스 영역과 콘택되도록 층간 절연막 상부에 하부 전극을 형성하는 단계와, 상기 하부 전극 표면에 유전체막을 피복하는 단계, 및 상기 유전체막 상부에 상부 전극을 형성하는 단계를 더 포함할 수 있다.
이와같은 본 발명에 의하면, 임베디드 디램의 제조시, 에치 스톱퍼가 실리사이드 차단층 상부에 직접 접촉되도록 증착된다. 이에따라, 스토리지 노드 콘택홀 형성 공정시 실리콘 산화막 계열의 물질을 식각하는 공정과, 실리콘 질화막 계열의 물질, 즉 에치 스톱퍼와 실리사이드 차단층을 식각하는 공정만으로 스토리지 노드 콘택홀을 형성할 수 있어, 공정이 단순화된다.
또한, 고밀도 플라즈마 절연막의 사용으로 디램 셀 영역의 소오스, 드레인 영역을 가린 채로 게이트 전극 상부에만 선택적으로 전이 금속 실리사이드막을 형성할 수 있다. 이에따라, 실리사이드막을 증착후 제거하는 별도의 공정 또는 디램 셀 영역의 소오스, 드레인 영역만을 포토리소그라피 공정으로 차폐하는 공정들과 같은 복잡한 공정이 배제된다. 따라서, 공정이 간단해진다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 설명하기로 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 각 공정별로 나타낸 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(50) 상부에 게이트 절연막(53)과 게이트 전극용 도전층, 예를들어 도핑된 폴리실리콘막(55)을 순차적으로 증착한다. 여기서, 반도체 기판(50)은 소자 분리 영역(51)에 의하여 액티브 영역이 한정되어 있으며, 액티브 영역은 디램 셀 영역(B1) 및 로직 셀 영역(B2)으로도 구분되어 있다. 그후, 도핑된 폴리실리콘막(55)을 소정 부분 패터닝하여, 게이트 전극(g)을 형성한다. 각 영역(B1,B2)의 게이트 전극(g) 양측벽에 공지의 비등방성 식각 방식을 이용하여, 스페이서(57)를 형성한다. 그후, 게이트 전극(g) 양측의 반도체 기판(50)에 불순물을 이온 주입하여, 소오스 영역(60a,62a) 및 드레인 영역(60b,62b)을 형성한다. 여기서, 도면 부호 60a, 60b는 디램 셀 영역(B1)의 소오스, 드레인 영역을 나타내고, 62a,62b는 로직 셀 영역(B2)의 소오스, 드레인 영역을 나타낸다.
다음으로, 게이트 전극(g) 및 소오스, 드레인 영역(60a,60b,62a,62b)이 형성 된 반도체 기판(50) 상부에 실리사이드 차단층을 형성한다. 본 실시예에서는 실리사이드 차단층으로 버퍼 절연막(64)과 실리콘 질화막(66:SiN)의 적층막이 이용된다. 여기서, 버퍼 절연막(64)은 박막의 열산화막으로 실리콘 질화막(66)과 기판(50) 사이의 부착력을 강화시키기 위하여 개재된다. 그후, 반도체 기판(50) 결과물 상부에 포토레지스트막(도시되지 않음)을 도포한다음, 디램 셀 영역(B1) 상부에만 잔류하도록 노광 및 현상하여, 제 1 포토레지스트 패턴(68)을 형성한다. 제 1 포토레지스트 패턴(68)에 의하여 노출된 로직 셀 영역(B1)의 실리사이드 차단층 즉, 실리콘 질화막(66) 및 버퍼 절연막(64)을 공지의 방식으로 제거한다.
그후, 도 2b를 참조하여, 제 1 포토레지스트 패턴(68)을 스트립한 다음, 반도체 기판(50) 결과물 상부에 전이 금속막(도시되지 않음)을 증착한다. 전이 금속막으로는 Ti, Ta, W, Co 및 Pt과 같은 내화성 금속막 중 선택되는 하나의 막이 이용된다. 그후, 반도체 기판 결과물을 열처리하여, 노출된 로직 셀 영역(B2)의 게이트 전극(g) 및 소오스, 드레인 영역(62a,62b) 상부에 제 1 전이 금속 실리사이드막(70a,70b)을 형성한다. 이때, 제 1 전이 금속 실리사이드막(70a,70b)은 로직 셀 영역(B1)의 소오스, 드레인 영역(62a,62b)에 누설 전류가 발생되지 않을 만큼의 두께로 형성됨이 바람직하다. 여기서, 전이 금속막은 일반적으로 열처리 공정시 실리콘 성분과는 반응하여 실리사이드막이 되지만, 절연막과는 반응하지 않는다. 이에따라, 실리콘 질화막(66) 및 버퍼막(64)으로 된 실리사이드 차단층 상부에 있는 전이 금속막은 열처리 공정을 실시하여도 반응되지 않는다. 다음, 반응되지 않은 전이 금속막을 공지의 방식으로 제거한다. 상술한 바와 같이, 전이 금속막 은 절연막들과는 반응하지 않으므로, 실리콘 질화막(66)에 의하여 덮혀진 디램 셀 영역(B1)에는 전이 금속 실리사이드막이 형성되지 않는다.
이어서, 제 1 전이 금속 실리사이드막(70a,70b)이 선택적으로 형성된 반도체 기판(50) 결과물 상부에 에치 스톱퍼(72)를 증착한다. 여기서, 에치 스톱퍼(72)는 반도체 소자의 디자인 룰이 감소됨으로 인하여 콘택 마진을 확보하기 위하여 증착되는 층으로서, 일반적인 층간 절연막으로 형성되는 실리콘 산화물과 식각 선택비 차이를 갖는 막이 이용된다. 아울러, 본 실시예의 에치 스톱퍼(72)는 실리사이드 차단층의 일부, 예를들어, 실리콘 질화막(66)과 유사한 식각 선택비를 갖는 물질 예를들어, 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다.
그후, 도 2c에 도시된 바와 같이, 에치 스톱퍼(72) 상부에, 막질이 매우 조밀하며 층간 매립 특성이 우수한 고밀도 플라즈마(hard density plasma) 절연막(74)을 증착한다. 이때, 고밀도 플라즈마 절연막(74)은 알려진 바와 같이 증착과 스퍼터링(sputtering)이 동시에 수행되어 형성되는 막으로서, 게이트 전극(g) 사이의 공간을 매립에 탁월하되, 게이트 전극(g)의 형태를 따라 형성되는 특성을 갖는다. 이에 따라, 고밀도 플라즈마 절연막(74)은 도면에서 보여지는 바와 같이, 게이트 전극(g) 사이의 간격은 충분히 충전되면서, 게이트 전극 상부 부분에서는 그 단면이 삼각형 또는 사다리꼴에 가까운 형태로 형성된다.
다음으로, 도 2d에서와 같이, 고밀도 플라즈마 절연막(74) 상부에 포토레지스트막을 도포한다음, 노광 및 현상 공정에 의하여, 디램 셀 영역(B1)이 노출되도록 로직 셀 영역(B2) 상부에 제 2 포토레지스트 패턴(76)을 형성한다. 그리고나서, 디램 셀 영역(B1)의 노출된 고밀도 플라즈마 절연막(74), 에치 스톱퍼(72), 실리콘 질화막(66) 및 버퍼 절연막(64)을 게이트 전극(g)의 상부 영역이 노출되도록 에치백한다. 이때, 에치백 공정은 예를들어, HF 가스를 이용하여 실시될 수 있다. 에치백 공정시, 버퍼 절연막(64), 실리콘 질화막(66), 에치 스톱퍼(72) 및 고밀도 플라즈마 절연막(76)은, 게이트 전극(g) 상부는 노출시키면서 디램 셀 영역(B1)의 소오스, 드레인 영역(60a,60b)은 차폐하도록 에치백되어야 한다.
그후, 도 2e에 도시된 바와 같이, 노출된 디램 셀 영역(B1)에 전이 금속막(도시되지 않음)을 증착한다음, 열처리 공정에 의하여 전이 금속막을 반응시킨다. 그러면, 노출된 디램 셀 영역(B1)의 게이트 전극(g) 상부에는 폴리실리콘막과 전이 금속막의 반응으로 제 2 전이 금속 실리사이드막(78)이 형성된다. 이어서, 반응되지 않은 전이 금속막(도시되지 않음)을 공지의 방법으로 제거한다음, 제 2 포토레지스트 패턴(76)을 공지의 플라즈마 에슁 방법등에 의하여 스트립한다. 이에따라, 디램 셀 영역(A1)의 게이트 전극(g) 상부에만 선택적으로 제 2 전이 금속 실리사이드막(78)이 형성된다. 이때, 제 2 전이 금속 실리사이드막(78)은 제 1 전이 금속 실리사이드막(70a,70b)과 그 두께가 상이할 수 있다. 즉, 제 2 전이 금속 실리사이드막(78)은 소오스, 드레인 영역(60a,60b,62a,62b) 상에 형성되는 실리사이드막과 동시에 형성되지 않으므로, 누설 전류의 영향을 받지 않게 되어, 두께 제한을 받지 않는다. 이에따라, 원하는 게이트 전극의 면저항(Rs)을 얻을 수 있도록, 실리사이드막(78)의 두께를 조절할 수 있다.
그 다음, 고밀도 플라즈마 절연막(74) 및 실리사이드막(78) 상부에 층간 절연막(80)을 형성한다. 이때, 층간 절연막(80)은 단일층 또는 다층으로 구성된 절연 막일 수도 있고, 또는 평탄화막을 포함하는 다층 절연막일 수도 있다. 아울러, 층간 절연막(80)은 실리콘 산화막 계열임이 바람직하다. 이어서, 디램 셀 영역(B1)의 소오스 영역(60a)이 노출되도록, 층간 절연막(80), 고밀도 플라즈마 절연막(74), 에치 스톱퍼(72), 실리콘 질화막(66) 및 버퍼 절연막(64)을 소정 부분 식각하여, 스토리지 노드 콘택홀(H)을 형성한다. 이때, 에치 스톱퍼(72)와 실리콘 질화막(66)이 순차 적층되어 있으므로, 한 번의 실리콘 질화막 식각으로 에치 스톱퍼(72)와 실리콘 질화막(66)을 식각할 수 있다. 이에따라, 본 실시예에서는 층간 절연막(80)과 고밀도 절연막을 식각하는 공정과, 에치 스톱퍼(72)와 실리콘 질화막(66)을 식각하는 공정으로 스토리지 노드 콘택홀(H)을 형성할 수 있다. 그러므로, 스토리지 노드 콘택홀(H)을 형성하기 위한 식각 공정이 단순해진다. 이때, 버퍼 절연막(64)은 박막의 산화막으로 실리콘 질화막(66)의 제거시 쉽게 제거된다.
그후, 층간 절연막(80) 상부에 노출된 소오스 영역(60a)과 콘택되도록 하부 전극(82)을 형성한다. 이때, 하부 전극(82)은 도면에서와 같이 실린더(cylinder) 형상일 수도 있고, 또는 스택(stack), 핀(fin) 타입으로 형성될 수 있다. 하부 전극(82) 표면에 유전체막(84)를 피복한다. 유전체막(84)으로는 예를들어, ONO(oxide-nitride-oxide)막, 강유전체막, 탄탈류 산화막등이 이용될 수 있다. 그후, 유전체막(84) 상부에 상부 전극이 덮혀져서, 스토리지 노드 캐패시터(C)가 완성된다.
여기서, 도면에는 도시되지 않았지만, 스토리지 노드 캐패시터를 형성하기 전에, 비트 라인을 형성하는 공정을 수행할수 있다.
또한, 본 실시예에서는 스토리지 노드 콘택홀을 예를들어 설명하였지만, 이에 국한되지 않고 비트 라인 콘택홀에도 동일하게 적용될 수 있다.
이상에서 자세히 설명한 바와 같이 본 발명에 의하여 제조된 임베디드 디램은 다음과 같은 효과를 발휘한다.
첫째로, 임베디드 디램의 제조시, 에치 스톱퍼가 실리사이드 차단층 상부에 직접 접촉되도록 증착된다. 이에따라, 스토리지 노드 콘택홀 형성 공정시 실리콘 산화막 계열의 물질을 식각하는 공정과, 실리콘 질화막 계열의 물질, 즉 에치 스톱퍼와 실리사이드 차단층을 식각하는 공정만으로 스토리지 노드 콘택홀을 형성할 수 있어, 공정이 단순화된다.
둘째로, 고밀도 플라즈마 절연막의 사용으로 디램 셀 영역의 소오스, 드레인 영역을 가린채로 게이트 전극 상부에만 선택적으로 전이 금속 실리사이드막을 형성할 수 있다. 이에따라, 실리사이드막을 증착후 제거하는 별도의 공정 또는 디램 셀 영역의 소오스, 드레인 영역만을 포토리소그라피 공정으로 차폐하는 공정들과 같은 복잡한 공정이 배제된다. 따라서, 공정이 간단해진다.
셋째, 디램 셀 영역의 게이트 전극 상부의 전이 금속 실리사이드막은 독립적으로 형성되므로, 누설 전류의 구애없이 두께를 증대시킬 수 있다. 따라서, 게이트 전극의 면저항이 개선되어, 디램 셀의 신호 지연 특성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 디램 셀 영역 및 로직 셀 영역이 한정되어 있고, 디램 셀 영역 및 로직 셀 영역에 각각 게이트 전극 및 그 양측에 소오스 드레인 영역이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판 결과물 표면에 실리사이드 차단층을 증착하는 단계;상기 로직 셀 영역의 실리사이드 차단층을 선택적으로 제거하는 단계;상기 노출된 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성하는 단계;상기 실리사이드 차단층을 포함하는 반도체 기판 상부에 에치 스톱퍼를 증착하는 단계;상기 에치 스톱퍼 상부에 상기 게이트 전극 사이의 공간을 충진시키도록 고밀도 플라즈마 절연막을 형성하는 단계;상기 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백하는 단계; 및상기 노출된 디램 셀 영역의 게이트 전극 상부에 제 2 전이 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드 차단층을 형성하는 단계는,상기 반도체 기판 상부에 버퍼 절연막을 증착하는 단계; 및 상기 버퍼 절연막 상부에 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 에치 스톱퍼는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 전이 금속 실리사이드막은 상기 제 1 전이 금속 실리사이드막과 서로 다른 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성하는 단계는,상기 로직 셀 영역의 실리사이드 차단층이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 노출된 실리사이드 차단층을 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 로직 셀 영역의 반도체 기판 상부에 전이 금속막을 증착하는 단계; 상기 전이 금속막을 반응시켜 로직 셀 영역의 게이트 전극 및 소오스 드레인 영역 상부에 제 1 전이 금속 실리사이드막을 형성하는 단계; 및 상기 반응되지 않은 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백하는 단계는,상기 고밀도 플라즈마 절연막 상부에 상기 디램 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 및 노출된 디램 셀 영역의 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 게이트 전극 상부는 노출시키면서 게이트 전극 사이에 공간에는 매립되도록 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 디램 셀 영역 및 로직 셀 영역이 한정되어 있고, 디램 셀 영역 및 로직 셀 영역에 각각 게이트 전극 및 그 양측에 소오스 드레인 영역이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판 결과물 표면에 실리사이드 차단층을 증착하는 단계;상기 로직 셀 영역의 실리사이드 차단층을 선택적으로 제거하는 단계;상기 노출된 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성하는 단계;상기 실리사이드 차단층을 포함하는 반도체 기판 상부에 에치 스톱퍼를 증착하는 단계;상기 에치 스톱퍼 상부에 상기 게이트 전극 사이의 공간을 충진시키도록 고밀도 플라즈마 절연막을 형성하는 단계;상기 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백하는 단계;상기 노출된 디램 셀 영역의 게이트 전극 상부에 제 2 전이 금속 실리사이드막을 형성하는 단계;상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계; 및상기 디램 셀 영역의 소오스 영역이 노출되도록 층간 절연막, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 식각하여 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서, 상기 실리사이드 차단층을 형성하는 단계는,상기 반도체 기판 상부에 버퍼 절연막을 증착하는 단계; 및 상기 버퍼 절연막 상부에 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항 또는 제 8 항에 있어서, 상기 에치 스톱퍼는 상기 층간 절연막과 식각 선택비가 상이하면서, 상기 실리사이드 차단층의 일부와 유사한 식각 선택비를 갖는 물질인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 9 항에 있어서, 상기 에치 스톱퍼는 실리콘 질화막 또는 실리콘 질산화막 인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 2 전이 금속 실리사이드막은 상기 제 1 전이 금속 실리사이드막과 서로 다른 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서, 상기 로직 셀 영역의 게이트 전극 및 소오스, 드레인 영역 상부에 선택적으로 제 1 전이 금속 실리사이드막을 형성하는 단계는,상기 로직 셀 영역의 실리사이드 차단층이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 노출된 실리사이드 차단층을 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 로직 셀 영역의 반도체 기판 상부에 전이 금속막을 증착하는 단계; 상기 전이 금속막을 반응시켜 로직 셀 영역의 게이트 전극 및 소오스 드레인 영역 상부에 제 1 전이 금속 실리사이드막을 형성하는 단계; 및 상기 반응되지 않은 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서, 상기 디램 셀 영역의 게이트 전극 상부를 노출시키면서 소오스, 드레인 영역을 차폐하도록, 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 에치백하는 단계는,상기 고밀도 플라즈마 절연막 상부에 상기 디램 셀 영역이 노출되도록 포토 레지스트 패턴을 형성하는 단계; 및 노출된 디램 셀 영역의 고밀도 플라즈마 절연막, 에치 스톱퍼 및 실리사이드 차단층을 게이트 전극 상부는 노출시키면서 게이트 전극 사이에 공간에는 매립되도록 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계 이후에, 상기 노출된 디램 셀 영역의 소오스 영역과 콘택되도록 층간 절연막 상부에 하부 전극을 형성하는 단계; 상기 하부 전극 표면에 유전체막을 피복하는 단계; 및 상기 유전체막 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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