KR100382333B1

KR100382333B1 - 반도체 장치 및 그 제조 방법

Info

Publication number: KR100382333B1
Application number: KR10-2000-0050665A
Authority: KR
Inventors: 이시마루가즈나리
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-08-31
Filing date: 2000-08-30
Publication date: 2003-05-01
Also published as: JP2001077212A; KR20010030163A; US6627528B1; TW517377B; CN1286499A; CN1252825C

Abstract

인버터부 및 트랜스퍼부의 각 게이트 전극은 소자 영역 상에만 존재하도록 형성되고, 이 게이트 전극은 로컬 배선에 의해 접속되어 있다. 이에 따라, 게이트 프린지나 쇼트닝을 고려하지 않고, 미세하게 대용량의 메모리셀을 실현한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은, 소자 분리 및 게이트 전극의 형성에 관한 것으로, 특히 메모리셀에 적용되는 반도체 장치 및 그 제조 방법에 관한 것이다.

도 31은 종래의 SRAM 메모리셀 어레이의 일례를 나타낸다. 여기서는, 소자 분리 영역(64a), 소자 영역(64b), 게이트 전극(66a), 로컬 배선(70a)만을 나타내고 있다. 이하, 단위 메모리셀부(59)의 제조 방법에 대해 설명한다.

우선, 도 32에 도시된 바와 같이, 반도체 기판(60) 상에 절연막(61)이 형성되고, 이 절연막(61) 상에 매립재의 연마시에 스토퍼가 되는 예를 들면 질화막(62)이 형성된다.

이어서, 도 33에 도시된 바와 같이, 질화막(62) 상에 패터닝된 레지스트(63)가 형성된다. 이 레지스트(63)를 마스크로 하여, 이방성 에칭에 의해, 질화막(62), 절연막(61), 반도체 기판(60)이 제거되고, 소자 분리 영역 홈(64)이 형성된다. 여기서, 반도체 기판(60)의 에칭은, 레지스트(63)를 마스크로 하여 행하는 방법에 한정되지 않는다. 예를 들면, 레지스트(63)의 패턴을 질화막(62)에 전사하여, 질화막(62)을 마스크로 하여 반도체 기판(60)을 에칭해도 된다. 그 후, 레지스트(63)가 제거되고, 산화 처리가 행해진다.

이어서, 도 34에 도시된 바와 같이, 전면에 예를 들면 산화막(65)이 형성되고, 이 산화막(65)에 의해 소자 분리 영역 홈(64)이 매립된다.

이어서, 도 35에 도시된 바와 같이, 드라이 에칭, 혹은 CMP(Chemical Mechanical Polish)에 따라, 산화막(65)이 제거되고, 질화막(62)의 표면이 노출된다.

이어서, 도 36에 도시된 바와 같이, 질화막(62), 산화막(65)이 제거되고, 소자 분리 영역(64a)이 형성된다. 이어서, 웰이나 채널을 형성하기 위한 이온 주입이 행해진 후, 절연막(61)이 제거된다.

계속해서, 도 37에 도시된 바와 같이, 반도체 기판(60) 상에 게이트 절연막(61a)이 형성된다. 이 게이트 절연막(61a) 상에 게이트 전극이 되는 다결정 실리콘막(66)이 형성된다. 이 다결정 실리콘막(66) 상에 패터닝된 레지스트(67)가형성된다.

이어서, 이 레지스트(67)를 마스크로 하여, 다결정 실리콘막(66)이 제거된다. 그 결과, 도 38에 도시된 바와 같이, 게이트 전극(66a)이 형성된다. 그 후, 레지스트(67)가 제거된다.

이어서, 도 39에 도시된 바와 같이, 전면에 층간 절연막(68)이 형성되고, 이 층간 절연막(68) 상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여, 층간 절연막(68)이 제거되고, 국소 배선(로컬 배선) 형성부(69)가 형성된다. 이어서, 전면에 금속막(70)이 피착되고, 로컬 배선 형성부(69)가 매립된다. 그 후, 금속막(70)이 제거되고, 층간 절연막(68)의 표면이 노출된다. 이와 같이 함으로써, 로컬 배선(70a)이 형성된다. 여기서, 도 40은, 도 39의 평면도를 도시한다. 또한, 도 41은, 도 40의 41-41선에 따른 단면도를 나타낸다.

상기 종래 기술에서는, MOS 트랜지스터의 게이트 전극(66a)을 형성할 때, 도 37에 도시된 바와 같이, 패터닝한 레지스트(67)를 형성한다. 여기서, 도 42는 도 37의 평면도를 나타낸다.

도 42에 도시된 바와 같이, 레지스트(67)는, 인버터부(65a)와 트랜스퍼부(65b)에 각각 형성된다. 이 때, 레지스트(67)는, 리소그래피 공정에서의 기초 패턴(예를 들면 소자 영역 : 64b)에 대한 오정렬을 고려하여 패터닝할 필요가 있다. 따라서, 오정렬분의 여유량으로서 소위 프린지 F1을 설치하고, 레지스트(67)의 패턴 L1이 형성된다.

그러나, 소자의 미세화에 따라, 노광으로 해상하는 레지스트(67)의 치수가 작아지면, 원하는 패턴대로 실제의 레지스트(67)의 패턴을 형성할 수 없게 된다.

레지스트(67)를 패턴 L1과 같은 선형으로 형성하려고 해도 예를 들면 도 42, 도 43에 도시된 바와 같이, 레지스트(67a)의 길이는 패턴 L2와 같이 짧아진다.

이와 같은 쇼트닝 현상이 생긴 경우, 프린지의 길이가 F1로부터 F2로 짧아지고, 경우에 따라서는 오정렬분의 여유량보다도 레지스트(67a)가 작아진다. 이 때문에, 정상적인 트랜지스터 동작을 할 수 없다는 문제가 생긴다.

그래서, 상기 문제를 해결하는 방법으로서, 레지스트(67)의 패터닝시에, F1의 길이를 쇼트닝량만큼 길게 하는 방법이 있다. 그러나, F1을 크게 하면 셀이 커지고, 대용량의 메모리셀을 실현하는 경우에는, 칩 사이즈가 커진다.

또한, 셀 사이즈를 크게 하지 않고 F1을 크게 하는 방법으로서, 게이트 전극 스페이스 S1을 축소하는 방법도 생각할 수 있다. 그러나, S1을 작게 하여 해상 한계를 넘는 경우, 분리해야 할 전극(예를 들면 인버터부(65a)의 전극(66a)과 트랜스퍼부(65b)의 전극(66a))끼리 연결된다. 따라서, 이 방법도 또한 정상적인 트랜지스터 동작을 방해한다.

이와 같이, 종래의 게이트 전극의 형성 방법 및 메모리셀 구조에서는, 미세한 대용량 메모리셀을 실현하는 것이 매우 곤란한 상황이 되었다.

본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 부분은, 게이트 프린지나 쇼트닝을 고려하지 않고, 미세하게 대용량의 메모리셀을실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.

본 발명은, 상기 목적을 달성하기 위해 이하에 나타내는 수단을 이용하고 있다.

본 발명의 반도체 장치는, 반도체 기판 내의 소자 영역과, 상기 소자 영역을 분리하는 소자 분리 영역과, 상기 소자 영역 상에만 형성된 복수의 게이트 전극을 포함한다.

또한, 본 발명의 반도체 장치는, 반도체 기판 내의 소자 영역과, 상기 소자 영역을 분리하는 소자 분리 영역과, 상기 소자 영역 상에만 형성된 복수의 게이트 전극과, 상기 게이트 전극끼리 접속시키는 제1 국소 배선과, 상기 소자 영역끼리 접속시키는 제2 국소 배선을 갖는다.

또한, 본 발명의 반도체 장치는, 반도체 기판 내의 소자 영역과, 상기 소자 영역을 분리하는 소자 분리 영역과, 상기 소자 영역 상에만 형성된 복수의 게이트 전극과, 상기 게이트 전극끼리 접속시키는 제1 국소 배선과, 상기 소자 영역끼리 접속시키는 제2 국소 배선과, 상기 게이트 전극끼리 및 상기 소자 영역끼리 접속하지 않고, 각 상기 소자 영역 상에 형성된 복수의 제3 국소 배선과, 상기 제3 국소 배선끼리 접속시키는 배선을 포함한다.

또한, 본 발명의 반도체 장치는, 반도체 기판 내의 소자 영역과, 상기 소자 영역을 분리하는 소자 분리 영역과, 상기 소자 영역 상에만 형성된 복수의 게이트 전극과, 상기 게이트 전극끼리 접속시키는 제1 국소 배선과, 상기 게이트 전극끼리 및 상기 소자 영역끼리 접속하지 않고, 각 상기 소자 영역 상에 형성된 복수의 제2 국소 배선과, 상기 제2 국소 배선끼리 접속시키는 배선을 포함한다.

상기 게이트 전극의 측면에 형성된 측벽을 더욱 포함해도 좋다.

상기 게이트 전극 하단부의 상기 소자 영역의 표면에 형성된 저농도 확산 영역과, 상기 저농도 확산 영역과 연속하여 형성된 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역을 더욱 포함해도 좋다.

상기 게이트 전극 상 및 상기 소자 영역 상에 형성된 실리사이드막을 더욱 포함해도 좋다.

상기 소자 분리 영역은, 트렌치 구조인 것이 바람직하다.

상기 게이트 전극은, 상기 제1 내지 제3 국소 배선을 형성하고 있는 재료와 다른 종류의 재료라도 좋다.

상기 제2 국소 배선의 막 두께는, 상기 게이트 전극의 막 두께보다 두꺼운 막 두께이다.

본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극재를 형성하는 공정과, 상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 형성하는 공정과, 상기 게이트 전극재 상에 패터닝된 레지스트를 형성하는 공정과, 상기 레지스트를 마스크로 하여 상기 게이트 전극재를 제거하고, 상기 게이트 절연막 상의 상기 소자 영역 상에만 복수의 게이트 전극을 형성하는 공정과, 상기 레지스트를 제거하는 공정과, 전면에 층간막을 형성하는 공정과, 상기 층간막 내에, 상기 게이트 전극끼리 및 상기 소자 영역끼리 각각 접속하는 국소 배선을 형성하는 공정을 포함한다.

또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 더미 게이트재를 형성하는 공정과, 상기 반도체 기판 내에 소자 영역을 분리하는 소자 분리 영역을 형성하는 공정과, 상기 더미 게이트재 상에 패터닝된 레지스트를 형성하는 공정과, 상기 레지스트를 마스크로 하여 상기 더미 게이트재를 제거하고, 상기 게이트 절연막 상의 소자 영역 상에만 복수의 더미 게이트를 형성하는 공정과, 상기 레지스트를 제거하는 공정과, 전면에 제1 층간막을 형성하는 공정과, 상기 제1 층간막을 평탄화하고, 상기 더미 게이트의 표면을 노출하는 공정과, 상기 더미 게이트를 제거하고, 개구부를 형성하는 공정과, 상기 개구부로부터 이온 주입을 행하는 공정과, 전면에 게이트 전극재를 형성하고, 상기 개구부를 매립하는 공정과, 상기 게이트 전극재를 제거하고, 상기 제1 층간막의 표면을 노출시킴으로써, 상기 개구부에 게이트 전극을 형성하는 공정과, 전면에 제2 층간막을 형성하는 공정과, 상기 제2 층간막 내에, 상기 게이트 전극끼리 및 상기 소자 영역끼리 각각 접속하는 국소 배선을 형성하는 공정을 포함한다.

상기 게이트 전극의 측면에 측벽을 형성하는 공정을 더욱 포함해도 좋다.

상기 게이트 전극 하단부의 상기 소자 영역의 표면에 저농도 확산 영역을 형성하는 공정과, 상기 저농도 확산 영역과 연속하고, 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역을 형성하는 공정을 더욱 포함해도 좋다.

상기 게이트 전극 상 및 상기 소자 영역 상에 실리사이드막을 형성하는 공정을 더욱 포함해도 좋다.

상기 이온 주입 후, 상기 개구부의 바닥부의 상기 게이트 절연막을 제거하고, 상기 반도체 기판의 표면을 노출하는 공정과, 상기 노출한 반도체 기판 상에 재차 절연막을 형성하는 공정을 더욱 포함해도 좋다.

이상 설명된 바와 같이 본 발명에 따르면, 게이트 프린지와 쇼트닝을 고려하지 않고, 미세하게 대용량의 메모리셀을 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

도 1은 본 발명에 따른 SRAM 메모리셀 어레이를 나타내는 평면도.

도 2는 본 발명에 따른 단위 메모리셀을 나타내는 평면도.

도 3은 본 발명에 따른 반도체 장치의 도 2의 3-3선에 따른 단면도.

도 4는 본 발명에 따른 반도체 장치의 도 2의 4-4선에 따른 단면도.

도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.

도 6은 도 5에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 7은 도 6에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 8은 도 7에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조공정을 나타내는 단면도.

도 9는 도 8에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 10은 도 9에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 11은 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 도 10의 평면도.

도 12는 도 10에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 13은 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 도 12의 평면도.

도 14는 도 12에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 15는 도 14에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 16은 도 15에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 17은 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 도 16의 평면도.

도 18은 도 16에 이어지는, 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 19는 본 발명의 제1 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 도 18의 평면도.

도 20은 본 발명의 제1 실시예에 따른 다른 반도체 장치를 나타내는 단면도.

도 21은 본 발명의 제2 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 22는 도 21에 이어지는, 본 발명의 제2 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 23은 도 22에 이어지는, 본 발명의 제2 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 24는 도 23에 이어지는, 본 발명의 제2 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 25는 도 24에 이어지는, 본 발명의 제2 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 26은 도 25에 이어지는, 본 발명의 제2 실시예에 따르는 반도체 장치의 제조 공정을 나타내는 단면도.

도 27은 본 발명의 제3 실시예에 따르는 로컬 배선 형성 공정을 나타내는 평면도.

도 28은 본 발명의 제3 실시예에 따르는 배선 형성 공정을 나타내는 평면도.

도 29는 본 발명의 제3 실시예에 따르는 다른 로컬 배선 형성 공정을 나타내는 평면도.

도 30은 본 발명의 제3 실시예에 따르는 다른 배선 형성 공정을 나타내는 평면도.

도 31은 종래 기술에 따른 SRAM 메모리셀 어레이의 평면도.

도 32는 종래 기술에 따른 반도체 장치의 제조 공정을 나타내는 단면도.

도 33은 도 32에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 34는 도 33에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 35는 도 34에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 36은 도 35에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 37은 도 36에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 38은 도 37에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 39는 도 38에 이어지는, 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 단면도.

도 40은 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 도 39의 평면도.

도 41은 종래 기술에 의한 반도체 장치의 도 40의 41-41선에 따른 단면도.

도 42는 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 도 37의 평면도.

도 43은 종래 기술에 의한 반도체 장치의 제조 공정을 나타내는 도 37의 평면도.

<도면의 주요 부분에 대한 부호의 설명>

11, 22a, 48a : 게이트 전극

12, 25b : 소자 영역

13, 31, 49 : 로컬 배선

14 : 단위 메모리셀

15 : 인버터부

16 : 트랜스퍼부

20 : 반도체 기판

21, 47 : 게이트 절연막

22 : 다결정 실리콘막

23 : 마스크재

24, 27, 29 : 레지스트

25 : 소자 분리홈

25a : 소자 분리 영역

26, 28, 32, 45 : 절연막

30 : 로컬 배선 형성부

31a, 33a, 34a : 금속막

33 : 접속 홀

34, 50, 52a, 52b, 54a, 54b : 배선

35, 43 : 측벽

36, 42 : 저농도 확산 영역

37, 44 : 고농도 확산 영역

38 : 실리사이드막

41 : 더미 게이트

46 : 개구부

48 : 게이트 전극재

51a, 51b, 53a, 53b : 게이트 전극 접속부

51c, 51d, 51e, 53c, 53d, 53e, 53f : 소자 영역 접속부

51f, 53g : 워드선부

본 발명의 실시의 형태를 이하에 도면을 참조하여 설명한다.

[제1 실시예]

우선, 도 1은, 본 발명의 제1 실시예를 SRAM의 메모리셀에 적용한 경우를 나타낸다. 또한, 도 2는, 도 1의 단위 메모리셀(14)의 확대도를 나타낸다.

도 1, 도 2에 도시된 바와 같이, 제1 실시예의 특징은, 인버터부(15) 및 트랜스퍼부(16)의 각 게이트 전극(11)은 소자 영역(12) 상에만 형성되고, 이 게이트 전극(11)은 로컬 배선(13)을 이용하여 접속되는 것이다.

도 3은, 도 2의 3-3선에 따른 단면도를 나타낸다. 도 4는, 도 2의 4-4선에 따른 단면도를 나타낸다. 도 3, 도 4에 도시된 바와 같이, 게이트 전극(11)은, 소자 영역(12) 상에만 형성하고 있다. 또한, 로컬 배선(13)은, 인버터부(15)의 각 소자 영역(12)과 트랜스퍼부(16)의 각 소자 영역(12)을 각각 접속함과 함께, 배선의 인출부로 되어 있다.

이어서, 도 5 내지 도 20을 참조하여 본 발명의 제1 실시예에 따르는 반도체장치의 제조 방법에 대해 설명한다.

우선, 도 5에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 절연막(21)이 형성되고, 이 게이트 절연막(21) 상에 게이트 전극이 되는 다결정 실리콘막(22)이 형성된다. 이 다결정 실리콘막(22) 상에 에칭 마스크재(23)가 형성된다. 여기서, 마스크재(23)로서는, 후술된 소자 분리홈을 형성하기 위해 반도체 기판(20)을 에칭할 때에 에칭의 선택비를 확보할 수 있으면 좋고, 예를 들면 산화막이나 질화막 등이 이용된다.

이어서, 도 6에 도시된 바와 같이, 마스크재(23) 상에 패터닝된 레지스트(24)가 형성된다. 이 레지스트(24)를 마스크로 하여, 이방성 에칭에 의해, 마스크재(23), 다결정 실리콘막(22), 게이트 절연막(21)이 제거되고, 반도체 기판(20)의 표면이 노출된다. 그 후, 레지스트(24)가 제거된다.

이어서, 도 7에 도시된 바와 같이, 마스크재(23)를 마스크로 하여, 반도체 기판(20)이 후술하는 소자 분리 영역으로서 필요한 깊이까지 제거되고, 소자 분리홈(25)이 형성된다. 또한, 소자 분리홈(25)은 레지스트(24)를 제거한 후에 형성하고 있지만 이 방법에 한정되지 않는다. 예를 들면 레지스트(24)를 이용하여 소자 분리홈(25)을 형성해도 좋고, 소자 분리홈(25)의 형성 방법은 본 발명의 효과에 영향을 주지 않는다.

이어서, 도 8에 도시된 바와 같이, 전면에 절연막(26)이 형성되고, 소자 분리홈(25)이 매립된다.

이어서, 도 9에 도시된 바와 같이, 절연막(26) 및 마스크재(23)가 제거되고,다결정 실리콘막(22)의 표면이 노출된다. 여기서, 절연막(26) 및 마스크재(23)의 제거 방법은, 예를 들면 CMP(Chemical Mechanical Polish)나 드라이 에칭이라도 좋고, 절연막(26) 및 마스크재(23)를 제거할 수 있고, 다결정 실리콘막(22)의 표면의 평탄도가 확보되면 된다. 이와 같이 함으로써, STI(Shallow Trench Isolation) 구조의 소자 분리 영역(25a)이 형성된다.

이어서, 도 10에 도시된 바와 같이, 다결정 실리콘막(22) 상에 리소그래피에 의해 패터닝된 레지스트(27)가 형성된다. 여기서, 도 10은 도 11의 10-10선에 따른 단면을 나타내고 있다. 도 11에 도시된 바와 같이, 인버터부(15)와 트랜스퍼부(16)의 레지스트(27)는 연속하여 형성되고 있다.

이어서, 도 12에 도시된 바와 같이, 레지스트(27)를 마스크로 하여, 다결정 실리콘막(22)이 제거되고, 게이트 전극(22a)이 형성된다. 여기서, 도 12는 도 13의 12-12선에 따른 단면을 나타내고 있다. 도 13에 도시된 바와 같이, 게이트 전극(22a)은 소자 영역(25b) 상에만 형성되어 있다.

이어서, 도 14에 도시된 바와 같이, 전면에 층간 절연막(28)이 형성된다.

이어서, 도 15에 도시된 바와 같이, 층간 절연막(28) 상에 패터닝된 레지스트(29)가 형성된다. 이 레지스트(29)를 마스크로 하여, 층간 절연막(28)이 제거되고, 로컬 배선 형성부(30)가 형성된다. 그 후, 레지스트(29)가 제거된다.

이어서, 도 16에 도시된 바와 같이 전면에 금속막(31')이 형성되고, 로컬 배선 형성부(30)가 매립된다. 그 후, 금속막(31')이 제거되고, 층간 절연막(28)의 표면이 노출된다. 이와 같이 함으로써, 로컬 배선 형성부(30)에 로컬 배선(31)이형성된다. 여기서, 로컬 배선(31)을 형성하는 금속막(31')의 재료는, 예를 들면 텅스텐(W)과 같은 고융점 금속 등을 들 수 있지만, 도전성의 재료면 된다.

또한, 도 16은 도 17의 16-16선에 따른 단면을 나타내고 있다. 도 17에 도시된 바와 같이, 인버터부(15)에서의 로컬 배선(31)은, 게이트 전극(22a)끼리 접속하고 있는 게이트 전극 접속부(31a, 31b)와, 소자 영역끼리 접속하고 있는 소자 영역 접속부(31c, 31d)로 이루어진다. 또한, 트랜스퍼부(16)에서의 로컬 배선(31)은, 워드선이 되는 워드선부(31e)로 이루어진다. 따라서, 소자 영역(25b) 상에만 형성된 각 게이트 전극(22a)은 로컬 배선(31a, 31b)에 의해 접속되어 있다.

이어서, 도 18에 도시된 바와 같이, 전면에 절연막(32)이 형성되고, 이 절연막(32) 상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여 홈이 형성된다. 이어서, 전면에 금속막(33')이 형성되고, 이 금속막(33')에 홈이 매립된다. 이어서, 금속막(33')이 제거되고, 절연막(32)의 표면을 노출시킴으로써, 접속 홀(33)이 형성된다. 다음에, 전면에 금속막(34')이 형성되고, 이 금속막(34') 상에 패터닝된 레지스트(도시하지 않음)가 형성된다. 이 레지스트를 마스크로 하여, 금속막(34')이 제거되고, 배선(34)이 형성된다. 여기서, 배선(34)을 형성하는 금속막(34')은, 예를 들면 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 질화 티타늄(TiN), 구리(Cu), 탄탈륨(Ta), 질화 탄탈륨(TaN), 질화 텅스텐(WN) 등의 금속막 또는 이들 금속막의 적층 구조가 일반적으로 이용된다. 또한, 접속 홀(33)을 형성하는 금속막(33')은, 예를 들면 W 등의 금속막이 일반적으로 이용된다. 또한, 접속 홀(33)은, 배선(34)과 동시에 형성하는 것도 가능하고, 이 형성 방법에 따른 차이로, 본 발명의 효과가 약해지는 경우는 없다.

또한, 도 18은 도 19의 18-18선을 따른 단면을 나타내고 있다. 도 19에 도시된 바와 같이, 로컬 배선(31)의 한쪽 게이트 전극 접속부(31a)와 소자 영역 접속부(31d)가 배선(34a)에 의해 접속되고, 다른 게이트 전극 접속부(31b)와 소자 영역 접속부(31c)가 배선(34b)에 의해 접속되어 있다. 이와 같이, 배선(34a, 34b)에 의해, SRAM 메모리셀의 크로스커플부가 형성되어 있다.

나중에는, 통상의 배선층 형성 공정에 따라, 메모리셀이 형성되지만, 그 방법은 주지된 프로세스이므로, 여기서는 특별히 설명하지 않겠다.

또한, 제1 실시예는, 상기 구조에 한정되지 않는다. 예를 들면, 도 20에 도시된 바와 같이, 단채널 효과를 억제하기 위해, 게이트 전극(22a) 측면에 예를 들면 SiN으로 이루어지는 측벽(35)을 형성해도 좋다. 또한, 핫 캐리어에 의한 특성 열화를 막기 위해, 게이트 전극(22a) 하단부의 소자 영역(25b) 내에, 저농도 확산 영역(36)을 형성하고, 이 저농도 확산 영역(36)과 연속하여 저농도 확산 영역(36)보다 불순물 농도가 높은 고농도 확산 영역(37)을 형성해도 좋다. 또한, MOSFET의 성능 향상을 위해, 게이트 전극(22a), 저농도 확산 영역(36), 및 고농도 확산 영역(37) 상에 살리사이드막(38)을 형성해도 좋다.

또한, 제1 실시예에서는, 통상 MOSFET의 형성을 위해 행해지는 웰이나 채널의 이온 주입 공정, 소스·드레인 영역의 형성 공정 등을 특별히 나타내지 않는다. 그러나, 예를 들면 웰 및 채널의 이온 주입은, 게이트 전극(22a)을 형성하기 전에 행해도 좋고, 게이트 전극(22a)을 형성한 후에 행해도 좋다. 이러한 이온 주입 공정을 행하는 시기에 따라, 본 발명의 효과가 손상되는 일은 없다.

상기 본 발명의 제1 실시예에 따르면, 게이트 전극(22a)을 형성하기 위한 레지스트(27)의 형성 공정에 있어서는, 인버터부(15)와 트랜스퍼부(16)의 레지스트(27)를 연속하여 형성해도 좋다. 따라서, 레지스트(27)의 패터닝의 난이도를 대폭 저감할 수 있다.

또한, 레지스트(27)를 연속하여 형성해도 되기 때문에, 레지스트(27)의 프린지를 고려할 필요가 없다. 이 때문에, 리소그래피의 쇼트닝에 의한 영향을 억제할 수 있다. 따라서, 메모리셀 사이즈의 축소가 가능해진다.

또한, 게이트 전극(22a)은 소자 영역(25b) 상에만 형성되고, 소자 분리 영역(25a) 상에는 형성되지 않는다. 따라서, 소자 분리 영역(25a)의 트렌치 코너부에 게이트 전극(22a)이 걸림에 따라 생기는 게이트 내압의 열화, MOS 특성에 킹크가 나타나는 등의 문제를 회피할 수 있다.

또한, 소자 분리 영역(25a)이 트렌치 구조이기 때문에, 소자의 고집적화를 꾀할 수 있다.

또한, 게이트 전극(22a)을 형성하는 다결정 실리콘막(22)은, 로컬 배선(31)을 형성하고 있는 금속막(31')과 다른 종류의 재료이다. 따라서, MOSFET의 특성을 열화시킬 우려가 없다.

또한, 도 16에 도시된 바와 같이, 로컬 배선(31)의 소자 영역 접속부(31c, 31d)의 막 두께는, 게이트 전극(22a)의 막 두께보다 두꺼운 막 두께이다. 따라서, 게이트 전극의 저저항화를 실현할 수 있다.

이상과 같이, 제1 실시예에 따르면, 미세하게 대용량의 메모리셀을 실현할 수 있다.

[제2 실시예]

제2 실시예의 특징은, 제1 실시예와 마찬가지로, 도 1, 도 2에 도시된 바와 같이, 인버터부(15) 및 트랜스퍼부(16)의 각 게이트 전극(11)이 소자 영역(12) 상에만 존재하도록 형성되고, 이 게이트 전극(11)이 로컬 배선(13)을 이용하여 접속되는 것이다. 또한, 제2 실시예에 따르는 반도체 장치의 제조 방법은, 상감 프로세스를 이용하고 있다.

이하, 제2 실시예에 따르는 반도체 장치의 제조 방법에 있어서, 제1 실시예와 동일한 제조 공정의 설명은 생략하고, 다른 공정만 설명한다.

우선, 도 5 내지 도 11에 도시된 바와 같이, 제1 실시예와 마찬가지로, 레지스트(27)가 형성된다. 그 후, 레지스트(27)를 마스크로 하여, 다결정 실리콘막(22)이 제거되고, 도 21에 도시된 바와 같이, 더미 게이트(41)가 형성된다.

이어서, 도 22에 도시된 바와 같이, 이온 주입에 의해, 반도체 기판(20) 내에 저농도 확산 영역(42)이 형성된다. 이어서, 더미 게이트(41) 및 소자 분리 영역(25a)의 측면에 측벽(43)이 형성된다. 이어서, 이온 주입에 의해, 반도체 기판(20) 내에 고농도 확산 영역(44)이 형성된다. 그 후, 전면에 절연막(45)이 형성된다.

이어서, 예를 들면 CMP에 의해 절연막(45)이 평탄화되고, 더미 게이트(41)의표면이 노출된다. 다음에, 더미 게이트(41)가 제거되고, 도 23에 도시된 바와 같이, 개구부(46)가 형성된다. 그 후, 임계치 전압 설정을 위해, 그 개구부(46)로부터, 채널 이온 주입이 행해진다.

이어서, 개구부(46)의 형성에 따라 노출된 게이트 절연막(21)이 제거되고, 도 24에 도시된 바와 같이, 새로운 게이트 절연막(47)이 형성된다. 여기서, 게이트 절연막(47)은, 종래와 같이 산소 분위기 속, 또는 산소와 질소를 포함하는 분위기속에서 열 처리함으로써 형성해도 좋고, CVD(Chemical Vapor Deposition)법 등을 이용하여 형성해도 좋고, 다른 조성의 막을 형성해도 좋다. 또한, 게이트 절연막(47)으로서는, 예를 들면 탄탈륨 옥사이드(Ta₂O₅), 티타늄 옥사이드(TiO), 하프늄 옥사이드(HFO)등과 같은 고유전체막이 바람직하다.

그 후, 예를 들면 CVD법 등에 따라, 전면에 게이트 전극재(48)가 형성된다. 여기서, 게이트 전극재(48)가 다결정 실리콘 또는 비정질 실리콘의 경우, 계속해서 게이트 전극재(48)에 불순물을 도입하기 위한 이온 주입이 행해진다. 또한, 게이트 전극재(48)는, 실리콘에 한하지 않고, W, Ti 등의 금속 단층막, 혹은 2 종류 이상의 금속막의 조합이어도 좋다. 즉, 게이트 전극재(48)는, 원하는 임계치를 얻을 수 있는 일 함수를 포함하는 재료이면 된다.

이어서, 게이트 전극재(48)가 에치백에 의해 평탄화되고, 도 25에 도시된 바와 같이, 게이트 전극(48a)이 형성된다.

다음에, 도 26에 도시한 바와 같이, 제1 실시예에 있어서의 도 14 내지 도19에 나타낸 공정과 동일한 공정으로, 로컬 배선(49) 및 배선(50)이 형성된다.

또한, 제2 실시예는, 상기 구조에 한정되지 않는다. 예를 들면 제1 실시예와 마찬가지로, 도 20에 도시된 바와 같이, MOSFET의 성능 향상을 위해, 살리사이드막(38)을 형성해도 좋다.

상기 제2 실시예에 따르면, 상기 제1 실시예와 동일한 효과를 얻을 수 있을 뿐만아니라, 또한 이하에 나타내는 효과를 갖는다.

예를 들면 MOSFET의 임계치 전압을 결정하는 채널 이온 주입이, 게이트 절연막을 형성하기 전, 혹은 게이트 전극의 패터닝 후에 행해진 경우, 이하와 같은 문제가 생긴다.

즉, 게이트 절연막을 형성하기 전에 이온 주입이 행해지는 경우, 소자 분리 형성전에 채널 이온 주입이 행해진다. 이 때문에, 소자 분리 형성시의 열 공정에 따라 불순물이 확산하고, 원하는 임계치를 얻는 것이 곤란해지는 경우가 생긴다. 또한, 게이트 전극 형성 후에, 게이트 전극너머로 채널 이온 주입이 행해진 경우, 채널 불순물이 게이트 절연막너머로 주입되기 때문에, 주입 에너지가 높다. 혹은 질량이 큰 불순물이 주입되는 경우에는, 게이트 절연막의 신뢰성이 저하한다.

그러나, 제2 실시예에 따르면, 이온 주입이 행해진 후에, 게이트 절연막(47) 및 게이트 전극(48a)이 형성된다. 따라서, 원하는 임계치를 얻을 수 있고, 게이트 절연막의 신뢰성을 향상시킬 수 있다.

또한, 이온 주입과 같은 고열 처리를 행한 후에 게이트 절연막(47)을 형성하기 때문에, 게이트 절연막(47)에는 고유전체막과 같은 고온에 약한 막도 이용할 수있다. 이 때문에, 소자의 미세화의 요구에 대해서도, 게이트 절연막의 특성을 열화시키지 않고, 고성능의 MOSFET를 제공할 수 있다.

[제3 실시예]

제3 실시예에 따르는 반도체 장치의 제조 방법은 제1 실시예와 마찬가지이고, 로컬 배선의 레이아웃만이 다르다. 따라서, 제1 실시예와 동일한 제조 공정의 설명은 생략하고, 다른 공정 및 로컬 배선의 레이아웃에 대해서만 설명한다.

우선, 도 5 내지 도 16에 도시된 바와 같이, 제1 실시예와 마찬가지로, 게이트 전극(22a), 및 로컬 배선(31)이 형성된다. 여기서, 제3 실시예에 따르는 로컬 배선(31)의 평면도는, 도 27에 도시된 바와 같은 레이아웃으로 되어 있다.

도 27에 도시된 바와 같이, 소자 영역(25b) 상에만 게이트 전극(22a)이 형성되고, 이 게이트 전극(22a)을 접속하기 위한 로컬 배선(31)이 형성되어 있다.

인버터부(15)에 있어서의 로컬 배선(31)은, 게이트 전극(22a)끼리 접속하기 위한 게이트 전극 접속부(51a, 51b)와, 소자 영역끼리 접속하기 위한 소자 영역 접속부(51c, 51d, 51e)로 이루어진다. 또한, 트랜스퍼부(16)에 있어서의 로컬 배선(31)은, 워드선이 되는 워드선부(51f)로 이루어진다. 여기서, 한쪽의 소자 영역 접속부(51c)는 게이트 전극 접속부(51a)와 접속된 형상으로 되어 있지만, 다른 소자 영역 접속부(51d, 51e)는 분리된 형상으로 되어 있다.

따라서, 도 28에 도시된 바와 같이, 분리된 형상의 한쪽 소자 영역 접속부(51d)는, 금속 배선(52a)에 의해 다른 소자 영역 접속부(51e)와 접속되고, 또한 소자 영역 접속부(51d)는, 금속 배선(52b)에 의해 게이트 전극 접속부(51b)와접속되어 있다.

또한, 상기 로컬 배선(31)의 패턴은 도 27에 나타낸 패턴에 한정되는 것은 아니다. 예를 들면, 도 29에 도시된 바와 같이, 인버터부(15)에 있어서의 로컬 배선(31)은, 게이트 전극(22a) 끼리 접속하기 위한 게이트 전극 접속부(53a, 53b)와, 소자 영역끼리 접속하기 위한 소자 영역 접속부(53c 및 53d, 53e 및 53f)로 이루어진다. 또한, 트랜스퍼부(16)에 있어서의 로컬 배선(31)은, 워드선이 되는 워드선부(53g)로 이루어진다. 여기서, 소자 영역 접속부(53c)는 소자 영역 접속부(53d)와 분리되고, 게이트 전극 접속부(53a)와 접속되어 있다. 또한, 소자 영역 접속부(53f)는 소자 영역 접속부(53e)와 분리되고, 게이트 전극 접속부(53b)와 접속되어 있다.

따라서, 도 30에 도시된 바와 같이, 금속 배선(54a)에 의해, 소자 영역 접속부(53c)는 소자 영역 접속부(53d)와 접속되어 있다. 또한, 금속 배선(54b)에 의해, 소자 영역 접속부(53f)는 소자 영역 접속부(53e)와 접속되어 있다.

또한, 로컬 배선의 워드선부(51f, 53g)는 연속하는 형상으로 할 필요는 없고, 예를 들면 분리된 형상이라도 좋다. 이 경우, 분리된 워드선부는 배선으로 접속하면 된다.

또한, 제3 실시예에 따르는 반도체 장치의 제조 방법은, 제1 실시예의 방법에 한정되지 않고, 예를 들면 제2 실시예 방법을 이용해도 좋다.

상기 제3 실시예에 따르면, 상기 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 도 27에 도시된 로컬 배선(31)의 레이아웃에 따르면, 소자 분리영역(25a) 상에 워드선부(51f)와 평행하게 배치하는 로컬 배선은, 게이트 전극 접속부(51a)와 소자 영역 접속부(51c)를 접속하는 로컬 배선뿐이다. 따라서, 워드선부(51f)의 수직 방향으로 비트선을 형성한 경우, 비트선 방향의 소자 분리 영역(25a)의 거리를 축소할 수 있기 때문에, 비트선을 짧게 할 수 있다. 그 결과, 배선 저항을 억제할 수 있기 때문에, 고속 처리가 가능해진다.

이상 설명한 바와 같이 본 발명에 따르면, 게이트 프린지나 쇼트닝을 고려하지 않고, 미세하게 대용량의 메모리셀을 실현할 수 있는 반도체 장치 및 그 제조방법을 제공할 수 있다.

Claims

반도체 기판 내의 소자 영역과,

상기 소자 영역을 분리하는 소자 분리 영역과,

상기 소자 영역 상에만 형성된 복수의 게이트 전극과,

상기 게이트 전극끼리 접속시키는 제1 국소 배선과,

상기 소자 영역끼리 접속시키며 금속 재료로 이루어진 제2 국소 배선

을 포함하는 것을 특징으로 하는 반도체 장치.
반도체 기판 내의 소자 영역과,

상기 소자 영역을 분리하는 소자 분리 영역과,

상기 소자 영역 상에만 형성된 복수의 게이트 전극과,

상기 게이트 전극끼리 접속시키는 제1 국소 배선과,

상기 게이트 전극끼리 및 상기 소자 영역끼리 접속시키지 않고, 각각 상기 소자 영역 상에 형성된 복수의 제2 국소 배선과,

상기 제2 국소 배선끼리 접속시키는 배선

을 포함하는 것을 특징으로 하는 반도체 장치.
삭제
제1항에 있어서,

상기 게이트 전극끼리 및 상기 소자 영역끼리 접속시키지 않고, 각각 상기 소자 영역 상에 형성된 복수의 제3 국소 배선과,

상기 제3 국소 배선끼리 접속시키는 배선

을 더 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 게이트 전극의 측면에 형성된 측벽을 더 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 게이트 전극 하단부의 상기 소자 영역의 표면에 형성된 저농도 확산 영역과,

상기 저농도 확산 영역과 연속하여 형성된, 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역

을 더 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 게이트 전극 및 상기 소자 영역 상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 소자 분리 영역은, 트렌치 구조를 갖는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 게이트 전극은, 상기 제1 및 제2 국소 배선을 형성하고 있는 재료와 다른 종류의 재료로 형성된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제2 국소 배선의 막 두께는, 상기 게이트 전극의 막 두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
반도체 기판 상에 게이트 절연막을 형성하는 공정과,

상기 게이트 절연막 상에 게이트 전극재를 형성하는 공정과,

상기 반도체 기판 내에 소자 영역을 분리하기 위한 소자 분리 영역을 형성하는 공정과,

상기 게이트 전극재 상에 패터닝된 레지스트를 형성하는 공정과,

상기 레지스트를 마스크로 하여 상기 게이트 전극재를 제거하고, 상기 게이트 절연막 상의 상기 소자 영역 상에만 복수의 게이트 전극을 형성하는 공정과,

상기 레지스트를 제거하는 공정과,

전면에 층간막을 형성하는 공정과,

상기 층간막 내에, 상기 게이트 전극끼리 및 상기 소자 영역끼리 각각 접속시키는 국소 배선을 형성하는 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 기판 상에 게이트 절연막을 형성하는 공정과,

상기 게이트 절연막 상에 더미 게이트재를 형성하는 공정과,

상기 반도체 기판 내에 소자 영역을 분리하기 위한 소자 분리 영역을 형성하는 공정과,

상기 더미 게이트재 상에 패터닝된 레지스트를 형성하는 공정과,

상기 레지스트를 마스크로 하여 상기 더미 게이트재를 제거하고, 상기 게이트 절연막 상의 소자 영역 상에만 복수의 더미 게이트를 형성하는 공정과,

상기 레지스트를 제거하는 공정과,

전면에 제1 층간막을 형성하는 공정과,

상기 제1 층간막을 평탄화하여, 상기 더미 게이트의 표면을 노출시키는 공정과,

상기 더미 게이트를 제거하여, 개구부를 형성하는 공정과,

상기 개구부로부터 이온 주입을 행하는 공정과,

전면에 게이트 전극재를 형성하고, 상기 개구부를 매립하는 공정과,

상기 게이트 전극재를 제거하여, 상기 제1 층간막의 표면을 노출시키고 상기 개구부에 게이트 전극을 형성하는 공정과,

전면에 제2 층간막을 형성하는 공정과,

상기 제2 층간막 내에, 상기 게이트 전극끼리 및 상기 소자 영역끼리 각각 접속시키는 국소 배선을 형성하는 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 게이트 전극의 측면에 측벽을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,

상기 게이트 전극의 측면에 측벽을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 게이트 전극 하단부의 상기 소자 영역의 표면에 저농도 확산 영역을 형성하는 공정과,

상기 저농도 확산 영역과 연속하고, 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역을 형성하는 공정

을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,

상기 게이트 전극 하단부에 접촉하는 상기 소자 영역의 표면에 저농도 확산 영역을 형성하는 공정과,

상기 저농도 확산 영역에 접촉하는 상기 소자 영역의 표면에, 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역을 형성하는 공정

을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 게이트 전극 및 상기 소자 영역 상에 실리사이드막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,

상기 게이트 전극 및 상기 소자 영역 상에 실리사이드막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,

상기 이온 주입 후, 상기 개구부 저부의 상기 게이트 절연막을 제거하여, 상기 반도체 기판의 표면을 노출시키는 공정과,

상기 노출된 반도체 기판의 표면 상에 다시 절연막을 형성하는 공정

을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 게이트 전극의 측면 상에 형성된 측벽을 더 포함하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 게이트 전극의 하단부와 중첩되는 상기 소자 영역 각각의 표면에 형성된 저농도 확산 영역과,

상기 저농도 확산 영역과 접촉하는 상기 소자 영역의 표면에 형성되고, 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역

을 더 포함하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 게이트 전극 및 상기 소자 영역 상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 소자 분리 영역은 트렌치 구조를 갖는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 게이트 전극은, 상기 제1 및 제2 국소 배선을 형성하고 있는 재료와 다른 종류의 재료로 형성된 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 제2 국소 배선은 상기 게이트 전극보다 두꺼운 것을 특징으로 하는 반도체 장치.
제1 영역의 반도체 기판 내에 형성된 제1 소자 영역과,

제2 영역의 반도체 기판 내에 형성되고, 상기 제1 소자 영역과는 다른 제2 소자 영역과,

상기 제1 소자 영역과 상기 제2 소자 영역을 서로 분리하는 소자 분리 영역과,

상기 제1 및 제2 소자 영역 상에만 형성되는 복수의 게이트 전극과,

상기 게이트 전극끼리를 서로 접속시키는 제1 국소 배선과,

상기 제1 소자 영역과 상기 제2 소자 영역을 서로 접속시키는 제2 국소 배선

을 포함하는 것을 특징으로 하는 반도체 장치.
제26항에 있어서, 상기 제1 영역은 인버터부이고, 상기 제2 영역은 트랜스퍼부이며, 상기 반도체 장치는 SRAM인 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

각각 상기 제1 및 제2 소자 영역 중 대응하는 영역 상에만 형성되고, 상기 게이트 전극 또는 상기 제1 및 제2 소자 영역을 접속시키지 않는 복수의 제3 국소 배선과,

상기 제3 국소 배선끼리를 접속시키는 배선

을 더 포함하는 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

상기 게이트 전극의 측면 상에 형성된 측벽을 더 포함하는 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

상기 게이트 전극의 하단부와 중첩되는 상기 제1 및 제2 소자 영역 각각의 표면에 형성된 저농도 확산 영역과,

상기 저농도 확산 영역과 접촉하는 상기 소자 영역의 표면에 형성되고, 상기 저농도 확산 영역보다 불순물 농도가 높은 고농도 확산 영역

을 더 포함하는 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

상기 게이트 전극 및 상기 제1 및 제2 소자 영역 상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

상기 소자 분리 영역은 트렌치 구조를 갖는 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

상기 게이트 전극은, 상기 제1 및 제2 국소 배선을 형성하고 있는 재료와 다른 종류의 재료로 형성된 것을 특징으로 하는 반도체 장치.
제26항에 있어서,

상기 제2 국소 배선은 상기 게이트 전극보다 두꺼운 것을 특징으로 하는 반도체 장치.