JP2685372B2 - スタティックｒａｍセル - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明はスタティックＲＡＭセ
ルに関する。さらに詳しくは記憶素子としてのフリップ
フロップを構成するトランジスタと負荷との接続構造に
関する。
ルに関する。さらに詳しくは記憶素子としてのフリップ
フロップを構成するトランジスタと負荷との接続構造に
関する。
【０００２】
【従来の技術】従来、スタティックＲＡＭセルにおい
て、交差接続された２つのインバータによって構成され
るフリップフロップが記憶素子となっている。高密度な
スタティックＲＡＭセルにおいては、記憶素子のセルサ
イズを非常に小さくすることが要求される。図８及び図
９に、ＭＯＳ技術により製造された従来の高密度スタテ
ィックＲＡＭセルの電気回路及び構造を示す。
て、交差接続された２つのインバータによって構成され
るフリップフロップが記憶素子となっている。高密度な
スタティックＲＡＭセルにおいては、記憶素子のセルサ
イズを非常に小さくすることが要求される。図８及び図
９に、ＭＯＳ技術により製造された従来の高密度スタテ
ィックＲＡＭセルの電気回路及び構造を示す。
【０００３】上記スタティックＲＡＭセルは、４個のＮ
チャンネルバルクトランジスタと２個の高抵抗値ポリシ
リコン抵抗とからなっている。図８〜９において、アク
セストランジスタＱ１〜Ｑ２は記憶素子セルのノード
Ａ，ＢをビットラインＢＬ，＊ＢＬにそれぞれ接続す
る。
チャンネルバルクトランジスタと２個の高抵抗値ポリシ
リコン抵抗とからなっている。図８〜９において、アク
セストランジスタＱ１〜Ｑ２は記憶素子セルのノード
Ａ，ＢをビットラインＢＬ，＊ＢＬにそれぞれ接続す
る。
【０００４】フリップフロップＦＦはトランジスタＱ３
及び負荷抵抗Ｒ１とトランジスタＱ４及び負荷抵抗Ｒ２
とで構成されている。トランジスタＱ１，Ｑ２，Ｑ３，
Ｑ４は半導体基板にバルク素子として、ＭＯＳ技術で形
成される。場所を節約し、かつ高密度とするために、バ
ルク素子上に堆積されるポリシリコン層に負荷抵抗Ｒ
１，Ｒ２が形成される。
及び負荷抵抗Ｒ１とトランジスタＱ４及び負荷抵抗Ｒ２
とで構成されている。トランジスタＱ１，Ｑ２，Ｑ３，
Ｑ４は半導体基板にバルク素子として、ＭＯＳ技術で形
成される。場所を節約し、かつ高密度とするために、バ
ルク素子上に堆積されるポリシリコン層に負荷抵抗Ｒ
１，Ｒ２が形成される。
【０００５】すなわち、図９において、５０はＰ-型の
シリコン基板、ＯＸは素子分離領域、５１はアクセスト
ランジスタＱ１のポリシリコンからなるゲート電極、５
２はトランジスタＱ４のポリシリコンからなるゲート電
極、５３はトランジスタＱ１のドレイン領域である。
シリコン基板、ＯＸは素子分離領域、５１はアクセスト
ランジスタＱ１のポリシリコンからなるゲート電極、５
２はトランジスタＱ４のポリシリコンからなるゲート電
極、５３はトランジスタＱ１のドレイン領域である。
【０００６】図１０は、上記の構成のメモリセルの典型
的な配置を示す平面図である。まず、図１０の（ａ）に
示すように、活性領域５４が形成されたのち第１のポリ
シリコン層が堆積され、パターニングされてゲートであ
る５１，５２，５２′が形成される。この第１のポリシ
リコン層の堆積に先立って、ドレイン領域５３，５３′
上のゲート酸化膜に接続窓５５，５５′が開口されて、
いわゆる埋設接続を形成できるようにしている。したが
って第１のポリシリコン層のパターニングにより、ゲー
ト電極５２，５２′はそれぞれＮチャンネルのバルクト
ランジスタＱ３，Ｑ４のドレイン領域上にまで素子分離
領域ＯＸを越えて延設されることとなり、直接ゲート電
極５２，５２′がドレイン領域５３，５３′に接続され
ることとなる。
的な配置を示す平面図である。まず、図１０の（ａ）に
示すように、活性領域５４が形成されたのち第１のポリ
シリコン層が堆積され、パターニングされてゲートであ
る５１，５２，５２′が形成される。この第１のポリシ
リコン層の堆積に先立って、ドレイン領域５３，５３′
上のゲート酸化膜に接続窓５５，５５′が開口されて、
いわゆる埋設接続を形成できるようにしている。したが
って第１のポリシリコン層のパターニングにより、ゲー
ト電極５２，５２′はそれぞれＮチャンネルのバルクト
ランジスタＱ３，Ｑ４のドレイン領域上にまで素子分離
領域ＯＸを越えて延設されることとなり、直接ゲート電
極５２，５２′がドレイン領域５３，５３′に接続され
ることとなる。
【０００７】この後、図１０の（ｂ）に示すように、ゲ
ート電極５２，５２′上には絶縁膜を介して第２のポリ
シリコン層が堆積され、パターニングされて負荷抵抗Ｒ
１，Ｒ２が形成される。
ート電極５２，５２′上には絶縁膜を介して第２のポリ
シリコン層が堆積され、パターニングされて負荷抵抗Ｒ
１，Ｒ２が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら上記の構
成にあっては、以下に述べる理由からセルサイズを大き
くするものである。 １．第１のポリシリコン層の堆積時に埋設接続を形成す
るので、図１０に符号Ｓgpで示すホトエッチングの解像
度によって定まる最小スペースができる。 ２．埋設接続は、ドレイン領域に対してゲート電極の最
小限のオーバーラップを必要とする。以上は、ホトリソ
グラフ工程における精度に依存して発生するものであ
る。 ３．埋設接続を形成するために、ポリシリコンを堆積す
る前にゲート酸化膜に接続窓が開口される。このパター
ニングはゲート酸化膜の劣化の原因となる。
成にあっては、以下に述べる理由からセルサイズを大き
くするものである。 １．第１のポリシリコン層の堆積時に埋設接続を形成す
るので、図１０に符号Ｓgpで示すホトエッチングの解像
度によって定まる最小スペースができる。 ２．埋設接続は、ドレイン領域に対してゲート電極の最
小限のオーバーラップを必要とする。以上は、ホトリソ
グラフ工程における精度に依存して発生するものであ
る。 ３．埋設接続を形成するために、ポリシリコンを堆積す
る前にゲート酸化膜に接続窓が開口される。このパター
ニングはゲート酸化膜の劣化の原因となる。
【０００９】この発明は、上記の事情を考慮してなされ
たもので、埋設接続にかえて記憶素子となるフリップフ
ロップを形成するバルクトランジスタのゲート電極をア
クセストランジスタのドレイン領域あるいはソース領域
と自己整合接続することによって、セルサイズを小さく
することができるＳＲＡＭセルを提供しようとするもの
である。
たもので、埋設接続にかえて記憶素子となるフリップフ
ロップを形成するバルクトランジスタのゲート電極をア
クセストランジスタのドレイン領域あるいはソース領域
と自己整合接続することによって、セルサイズを小さく
することができるＳＲＡＭセルを提供しようとするもの
である。
【００１０】この発明によれば、素子分離領域上まで延
設されたゲート電極を有し、フリップフロップを形成す
る第１および第２バルクトランジスタ素子と、ソース領
域及びドレイン領域を有し素子分離領域に隣接して形成
される第３及び第４バルクトランジスタ素子と、第１バ
ルクトランジスタ素子のゲート電極と第３バルクトラン
ジスタ素子のソース領域又はドレイン領域とを自己整合
接続し上記第１バルクトランジスタの負荷となるＰＭＯ
Ｓトランジスタの下部電極として機能する第１導電スト
ラップ層と、 第２バルクトランジスタ素子のゲート電
極と第４バルクトランジスタ素子のソース領域又はドレ
イン領域とを自己整合接続し上記第２バルクトランジス
タの負荷となるＰＭＯＳトランジスタの下部電極として
機能する第２導電ストラップ層と、を備えてなるスタテ
ィックＲＡＭセルが提供される。ここで、ＰＭＯＳトラ
ンジスタは、ＴＦＴトランジスタであってもよい。
設されたゲート電極を有し、フリップフロップを形成す
る第１および第２バルクトランジスタ素子と、ソース領
域及びドレイン領域を有し素子分離領域に隣接して形成
される第３及び第４バルクトランジスタ素子と、第１バ
ルクトランジスタ素子のゲート電極と第３バルクトラン
ジスタ素子のソース領域又はドレイン領域とを自己整合
接続し上記第１バルクトランジスタの負荷となるＰＭＯ
Ｓトランジスタの下部電極として機能する第１導電スト
ラップ層と、 第２バルクトランジスタ素子のゲート電
極と第４バルクトランジスタ素子のソース領域又はドレ
イン領域とを自己整合接続し上記第２バルクトランジス
タの負荷となるＰＭＯＳトランジスタの下部電極として
機能する第２導電ストラップ層と、を備えてなるスタテ
ィックＲＡＭセルが提供される。ここで、ＰＭＯＳトラ
ンジスタは、ＴＦＴトランジスタであってもよい。
【００１１】この発明におけるそれぞれのバルクトラン
ジスタ素子は、ゲート電極をポリシリコンによって形成
されるものであってよい。また、第１及び第２導電スト
ラップ層は、ポリシリコンあるいはシリサイドとポリシ
リコンとを２層にして形成されるポリサイドによって形
成されるものであってよい。
ジスタ素子は、ゲート電極をポリシリコンによって形成
されるものであってよい。また、第１及び第２導電スト
ラップ層は、ポリシリコンあるいはシリサイドとポリシ
リコンとを２層にして形成されるポリサイドによって形
成されるものであってよい。
【００１２】この発明のセル構造においては、第１及び
第２導電ストラップ層によって、第１バルクトランジス
タ素子のゲート電極と第３バルクトランジスタ素子のソ
ース又はドレイン領域とを、及び第２バルクトランジス
タ素子のゲート電極と第４バルクトランジスタ素子のソ
ース又はドレイン領域とを、自己整合接続するので、ゲ
ート電極とソース又はドレイン領域（拡散領域）との接
続に要するエリアを小さくすることができ、したがって
セルサイズを小さくすることができる。
第２導電ストラップ層によって、第１バルクトランジス
タ素子のゲート電極と第３バルクトランジスタ素子のソ
ース又はドレイン領域とを、及び第２バルクトランジス
タ素子のゲート電極と第４バルクトランジスタ素子のソ
ース又はドレイン領域とを、自己整合接続するので、ゲ
ート電極とソース又はドレイン領域（拡散領域）との接
続に要するエリアを小さくすることができ、したがって
セルサイズを小さくすることができる。
【００１３】
【実施例】この発明の実施例を図面を用いて詳述する
が、この発明は以下の実施例に限定されるものではな
い。
が、この発明は以下の実施例に限定されるものではな
い。
【００１４】図１は、例えば（１００）半導体基板１０
０上に形成されたＮチャンネル型の第１及び第３バルク
トランジスタＴｒ１及びＴｒ３、第１導電ストラップ層
３の構成を示すＳＲＡＭセルの縦断面図である。Ｎチャ
ンネル型の第２及び第４バルクトランジスタＴｒ２及び
Ｔｒ４、第２導電ストラップ層の３′の構成は、図１に
おいて第１バルクトランジスタＴｒ１を第２バルクトラ
ンジスタＴｒ２、第３バルクトランジスタＴｒ３を第４
バルクトランジスタＴｒ４、第１導電ストラップ層３を
第２導電ストラップ層３′と読み換えることによって理
解できるので、図示を省略する。
０上に形成されたＮチャンネル型の第１及び第３バルク
トランジスタＴｒ１及びＴｒ３、第１導電ストラップ層
３の構成を示すＳＲＡＭセルの縦断面図である。Ｎチャ
ンネル型の第２及び第４バルクトランジスタＴｒ２及び
Ｔｒ４、第２導電ストラップ層の３′の構成は、図１に
おいて第１バルクトランジスタＴｒ１を第２バルクトラ
ンジスタＴｒ２、第３バルクトランジスタＴｒ３を第４
バルクトランジスタＴｒ４、第１導電ストラップ層３を
第２導電ストラップ層３′と読み換えることによって理
解できるので、図示を省略する。
【００１５】図２〜３の（ａ），（ｂ），（ｃ）及び
（ｄ）はセル形成時の概略構成を示す平面図である。な
お、第１及び第２バルクトランジスタＴｒ１及びＴｒ２
は従来と同様フリップフロップを形成するものである。
（ｄ）はセル形成時の概略構成を示す平面図である。な
お、第１及び第２バルクトランジスタＴｒ１及びＴｒ２
は従来と同様フリップフロップを形成するものである。
【００１６】図１〜２において、１は第１バルクトラン
ジスタＴｒ１のゲート電極で、半導体基板１００上に形
成されたゲート酸化膜１１上にポリシリコンを堆積し、
パターニングすることによって形成される。１２は素子
分離領域であり、この上面には延設されたゲート電極１
がある。
ジスタＴｒ１のゲート電極で、半導体基板１００上に形
成されたゲート酸化膜１１上にポリシリコンを堆積し、
パターニングすることによって形成される。１２は素子
分離領域であり、この上面には延設されたゲート電極１
がある。
【００１７】素子分離領域１２に隣接して第３バルクト
ランジスタＴｒ３の拡散領域であドレイン領域２が形成
されている。１３は第３バルクトランジスタＴｒ３のゲ
ート電極である。
ランジスタＴｒ３の拡散領域であドレイン領域２が形成
されている。１３は第３バルクトランジスタＴｒ３のゲ
ート電極である。
【００１８】３は第１導電ストラップ層で、絶縁膜１４
を介してゲート電極１上及びドレイン領域２上に形成さ
れる。素子分離領域１２上のゲート電極１の肩部分には
絶縁膜１４が形成されていないので、第１導電ストラッ
プ層３によってゲート電極１とドレイン領域２とが自己
整合接続される。この場合、符号４で示すエリアがスト
ラップ接続エリアとなる。第１導電ストラップ層３は、
以下に説明するフリップフロップの負荷となるＰＭＯＳ
型薄膜トランジスタＴｒ５の下部ゲート電極５として機
能する。
を介してゲート電極１上及びドレイン領域２上に形成さ
れる。素子分離領域１２上のゲート電極１の肩部分には
絶縁膜１４が形成されていないので、第１導電ストラッ
プ層３によってゲート電極１とドレイン領域２とが自己
整合接続される。この場合、符号４で示すエリアがスト
ラップ接続エリアとなる。第１導電ストラップ層３は、
以下に説明するフリップフロップの負荷となるＰＭＯＳ
型薄膜トランジスタＴｒ５の下部ゲート電極５として機
能する。
【００１９】薄膜トランジスタＴｒ５は、下部ゲート電
極５と、その上部に絶縁膜１５を介して形成される薄膜
トランジスタボディ６と、絶縁膜１５に設けられた開口
を介して下部ゲート電極５に接続されるスタックト接続
のための接続パッド７と、絶縁膜１６によって薄膜トラ
ンジスタボディ６とは絶縁され、かつ接続パッド７とは
接続される上部ゲート電極８とで構成される。９は金属
配線１０のための接続パッドで、第３バルクトランジス
タＴｒ３のソース領域に接続されるよう形成される。
極５と、その上部に絶縁膜１５を介して形成される薄膜
トランジスタボディ６と、絶縁膜１５に設けられた開口
を介して下部ゲート電極５に接続されるスタックト接続
のための接続パッド７と、絶縁膜１６によって薄膜トラ
ンジスタボディ６とは絶縁され、かつ接続パッド７とは
接続される上部ゲート電極８とで構成される。９は金属
配線１０のための接続パッドで、第３バルクトランジス
タＴｒ３のソース領域に接続されるよう形成される。
【００２０】次に、この実施例の製造工程について図４
〜７を交えて説明する。まず、半導体基板１００上に、
通常のＭＯＳ技術処理に引き続いて、活性領域及び素子
分離領域１２を形成する。この後、これらの上にゲート
酸化膜（ＳｉＯ 2）１１を熱的に成長させ、各バルクト
ランジスタのゲート電極を形成すべく第１のポリシリコ
ン層Ｐ１が堆積されドープされる。第１のポリシリコン
層Ｐ１の上には、ＬＰＣＶＤ−ＳｉＮのような酸化遮断
層１４ｂ及びＮＳＧからなる絶縁ＣＶＤ酸化膜１４ａが
この順に堆積される。この絶縁ＣＶＤ酸化膜１４ａ上に
はホトレジストＰＲが塗布され、所定のマスクにより露
光される。そしてエッチングによって、ゲート電極１が
拡散領域に接続される部分となる絶縁ＣＶＤ酸化膜１４
ａに接続窓ＥＳが開口される。一方、酸化遮断層１４ｂ
はポリシリコン層Ｐ１の酸化を防ぐので、エッチングの
間に除去されてはならない。［図４の（ａ）］。
〜７を交えて説明する。まず、半導体基板１００上に、
通常のＭＯＳ技術処理に引き続いて、活性領域及び素子
分離領域１２を形成する。この後、これらの上にゲート
酸化膜（ＳｉＯ 2）１１を熱的に成長させ、各バルクト
ランジスタのゲート電極を形成すべく第１のポリシリコ
ン層Ｐ１が堆積されドープされる。第１のポリシリコン
層Ｐ１の上には、ＬＰＣＶＤ−ＳｉＮのような酸化遮断
層１４ｂ及びＮＳＧからなる絶縁ＣＶＤ酸化膜１４ａが
この順に堆積される。この絶縁ＣＶＤ酸化膜１４ａ上に
はホトレジストＰＲが塗布され、所定のマスクにより露
光される。そしてエッチングによって、ゲート電極１が
拡散領域に接続される部分となる絶縁ＣＶＤ酸化膜１４
ａに接続窓ＥＳが開口される。一方、酸化遮断層１４ｂ
はポリシリコン層Ｐ１の酸化を防ぐので、エッチングの
間に除去されてはならない。［図４の（ａ）］。
【００２１】次に図４の（ｂ）に示すように、第１のポ
リシリコン層Ｐ１がホトリソグラフ工程及びエッチング
工程によってパターニングされて、ゲート電極１，１３
が形成される［図２の（ａ）］。この後、それぞれのゲ
ート電極１，１３をマスクとして、ＬＤＤ構造を形成す
べくイオン注入が行われる。すなわち、ゲート電極１，
１３にＣＶＤ酸化膜を用いてサイドウォール１７が形成
され、その後、イオン注入を用いてソース及びドレイン
領域２が形成される。さらに開口ＤＲを有する新しいマ
スク１８によって、ドレイン領域上に残留する薄いゲー
ト酸化膜が、ストラップ接続を考慮して取り除かれる。
リシリコン層Ｐ１がホトリソグラフ工程及びエッチング
工程によってパターニングされて、ゲート電極１，１３
が形成される［図２の（ａ）］。この後、それぞれのゲ
ート電極１，１３をマスクとして、ＬＤＤ構造を形成す
べくイオン注入が行われる。すなわち、ゲート電極１，
１３にＣＶＤ酸化膜を用いてサイドウォール１７が形成
され、その後、イオン注入を用いてソース及びドレイン
領域２が形成される。さらに開口ＤＲを有する新しいマ
スク１８によって、ドレイン領域上に残留する薄いゲー
ト酸化膜が、ストラップ接続を考慮して取り除かれる。
【００２２】マスク１８を除去した後、ゲート電極１上
の酸化遮断層１４ｂを絶縁ＣＶＤ酸化膜１４ａをマスク
にしてエッチオフする。この後第１及び第２導電ストラ
ップ層を形成すべく、ポリサイドが堆積され、パターニ
ングされる。これによってゲート電極１とドレイン領域
２とを接続する第１導電ストラップ層３（第２導電スト
ラップ層３′）が形成される［図２の（ｂ）］。この導
電ストラップ層はＷＳｉやＴｉＳｉなどの金属層であっ
てもよい。この後、薄膜トランジスタＴｒ５の下部ゲー
ト絶縁層として、ＣＶＤ酸化膜層１５ａが全面に堆積さ
れ、接続パッド７用の接続窓ＳＣ１が開口される［図５
の（ｃ）］。
の酸化遮断層１４ｂを絶縁ＣＶＤ酸化膜１４ａをマスク
にしてエッチオフする。この後第１及び第２導電ストラ
ップ層を形成すべく、ポリサイドが堆積され、パターニ
ングされる。これによってゲート電極１とドレイン領域
２とを接続する第１導電ストラップ層３（第２導電スト
ラップ層３′）が形成される［図２の（ｂ）］。この導
電ストラップ層はＷＳｉやＴｉＳｉなどの金属層であっ
てもよい。この後、薄膜トランジスタＴｒ５の下部ゲー
ト絶縁層として、ＣＶＤ酸化膜層１５ａが全面に堆積さ
れ、接続パッド７用の接続窓ＳＣ１が開口される［図５
の（ｃ）］。
【００２３】次に、薄膜トランジスタボディを形成すべ
く第３のポリシリコン層がＣＶＤ酸化膜層１５ａ上に堆
積されパターニングされる［図３の（ｃ）］。これによ
って薄膜トランジスタボディ６及び接続パッド７が形成
される［図５の（ｄ）］。
く第３のポリシリコン層がＣＶＤ酸化膜層１５ａ上に堆
積されパターニングされる［図３の（ｃ）］。これによ
って薄膜トランジスタボディ６及び接続パッド７が形成
される［図５の（ｄ）］。
【００２４】続いて、図６の（ｅ）に示すように、薄膜
トランジスタの上部ゲート絶縁層として、第２のＣＶＤ
酸化膜層１６ａが堆積され、接続パッド７上に第２の接
続窓ＳＣ２が開口されると共に、第３バルクトランジス
タＴｒ３のソース領域上に接続パッド９のための接続窓
ＳＣ３が開口される。
トランジスタの上部ゲート絶縁層として、第２のＣＶＤ
酸化膜層１６ａが堆積され、接続パッド７上に第２の接
続窓ＳＣ２が開口されると共に、第３バルクトランジス
タＴｒ３のソース領域上に接続パッド９のための接続窓
ＳＣ３が開口される。
【００２５】この後、図６の（ｆ）に示すように、薄膜
トランジスタの上部ゲート電極８及び接続パッド９を形
成すべく、第４のポリシリコン層が第２のＣＶＤ酸化膜
層１６ａ上に堆積されてパターニングされる。この後、
上部ゲート電極８を自己整合マスクとして用いて、ボロ
ンイオンを薄膜トランジスタボディ６に注入して薄膜ト
ランジスタのソース及びドレイン領域を形成する。
トランジスタの上部ゲート電極８及び接続パッド９を形
成すべく、第４のポリシリコン層が第２のＣＶＤ酸化膜
層１６ａ上に堆積されてパターニングされる。この後、
上部ゲート電極８を自己整合マスクとして用いて、ボロ
ンイオンを薄膜トランジスタボディ６に注入して薄膜ト
ランジスタのソース及びドレイン領域を形成する。
【００２６】次に、図７の（ｇ）に示すように、セル全
面ＮＳＧ及びＢＰＳＧを連続して堆積し、その後リフロ
ー法によって平坦化することにより絶縁膜１７を形成す
る。この後、接続パッド９上の絶縁膜をエッチングによ
り除去し、タングステン（ｗ）プラグ１８を充 し、さ
らに金属１０を堆積して金属相互接続層を形成する。
面ＮＳＧ及びＢＰＳＧを連続して堆積し、その後リフロ
ー法によって平坦化することにより絶縁膜１７を形成す
る。この後、接続パッド９上の絶縁膜をエッチングによ
り除去し、タングステン（ｗ）プラグ１８を充 し、さ
らに金属１０を堆積して金属相互接続層を形成する。
【００２７】
【発明の効果】この発明によれば、第１及び第２バルク
トランジスタ素子のゲート電極をそれぞれ、第３及び第
４バルクトランジスタのソース又はドレイン領域と第１
及び第２導電ストラップ層によって自己整合接続するの
で、メモリセルエリアを減少することができる。また、
上記の自己整合接続は、バルクトランジスタのゲート電
極のパターニングの後に形成されるので、ゲート酸化膜
を劣化させないものである。
トランジスタ素子のゲート電極をそれぞれ、第３及び第
４バルクトランジスタのソース又はドレイン領域と第１
及び第２導電ストラップ層によって自己整合接続するの
で、メモリセルエリアを減少することができる。また、
上記の自己整合接続は、バルクトランジスタのゲート電
極のパターニングの後に形成されるので、ゲート酸化膜
を劣化させないものである。
【００２８】さらに、薄膜トランジスタ素子をフリップ
フロップの負荷とする場合に、薄膜トランジスタ素子ボ
ディを形成するのと同時に、第１及び第２導電ストラッ
プ層とのスタックト接続のための接続パッドが形成され
るので、工程が簡潔化される。加えて、それぞれのバル
クトランジスタ素子のゲート電極は、ホトエッチングの
解像度を単一化して長方形パターンにすることができ
る。
フロップの負荷とする場合に、薄膜トランジスタ素子ボ
ディを形成するのと同時に、第１及び第２導電ストラッ
プ層とのスタックト接続のための接続パッドが形成され
るので、工程が簡潔化される。加えて、それぞれのバル
クトランジスタ素子のゲート電極は、ホトエッチングの
解像度を単一化して長方形パターンにすることができ
る。
【図１】発明の実施例の要部縦断面図である。
【図２】セル形成時の概略パターン構成を示す平面図で
ある。
ある。
【図３】セル形成時の概略パターン構成を示す平面図で
ある。
ある。
【図４】実施例の製造工程の第１，第２ステップを示す
工程図である。
工程図である。
【図５】実施例の製造工程の第３，第４ステップを示す
工程図である。
工程図である。
【図６】実施例の製造工程の第５，第６ステップを示す
工程図である。
工程図である。
【図７】実施例の製造工程の第７ステップを示す工程図
である。
である。
【図８】従来例の等価電気回路図である。
【図９】従来例の構造を示す要部縦断面図である。
【図１０】従来例のセル形成時の概略パターン構成を示
す平面図である。
す平面図である。
１ ゲート電極 ２ ドレイン領域 ３ 第１導電ストラップ層 ３′第２導電ストラップ層 １２ 素子分離領域 Ｔｒ１ 第１バルクトランジスタ Ｔｒ２ 第２バルクトランジスタ Ｔｒ３ 第３バルクトランジスタ Ｔｒ４ 第４バルクトランジスタ
Claims (2)
- 【請求項１】 素子分離領域上まで延設されたゲート電
極を有し、フリップフロップを形成する第１および第２
バルクトランジスタ素子と、 ソース領域及びドレイン領域を有し素子分離領域に隣接
して形成される第３及び第４バルクトランジスタ素子
と、 第１バルクトランジスタ素子のゲート電極と第３バルク
トランジスタ素子のソース領域又はドレイン領域とを自
己整合接続し上記第１バルクトランジスタの負荷となる
ＰＭＯＳトランジスタの下部電極として機能する第１導
電ストラップ層と、 第２バルクトランジスタ素子のゲート電極と第４バルク
トランジスタ素子のソース領域又はドレイン領域とを自
己整合接続し上記第２バルクトランジスタの負荷となる
ＰＭＯＳトランジスタの下部電極として機能する第２導
電ストラップ層と、 を備えてなるスタティックＲＡＭセル。 - 【請求項２】 前記ＰＭＯＳトランジスタが、ＴＦＴト
ランジスタであることを特徴とする請求項１記載のスタ
ティックＲＡＭセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153419A JP2685372B2 (ja) | 1990-06-29 | 1991-06-25 | スタティックｒａｍセル |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-173805 | 1990-06-29 | ||
| JP17380590 | 1990-06-29 | ||
| JP3153419A JP2685372B2 (ja) | 1990-06-29 | 1991-06-25 | スタティックｒａｍセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279057A JPH04279057A (ja) | 1992-10-05 |
| JP2685372B2 true JP2685372B2 (ja) | 1997-12-03 |
Family
ID=26482050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153419A Expired - Fee Related JP2685372B2 (ja) | 1990-06-29 | 1991-06-25 | スタティックｒａｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685372B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422499A (en) * | 1993-02-22 | 1995-06-06 | Micron Semiconductor, Inc. | Sixteen megabit static random access memory (SRAM) cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144674A (ja) * | 1987-11-30 | 1989-06-06 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1991
- 1991-06-25 JP JP3153419A patent/JP2685372B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04279057A (ja) | 1992-10-05 |
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