JPH10321734A - Ｓｒａｍセル及びその製造方法 - Google Patents
Ｓｒａｍセル及びその製造方法Info
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- JPH10321734A JPH10321734A JP10130069A JP13006998A JPH10321734A JP H10321734 A JPH10321734 A JP H10321734A JP 10130069 A JP10130069 A JP 10130069A JP 13006998 A JP13006998 A JP 13006998A JP H10321734 A JPH10321734 A JP H10321734A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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-
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Abstract
(57)【要約】
【課題】 集積度を向上させることができるＳＲＡＭセ
ル及びその製造方法を提供すること。 【解決手段】 第１、第２ドライブトランジスタのゲ
ート電極を半導体基板上の第１方向に平行に形成すると
ともに、第１、第２アクセストランジスタのゲート電極
を第１、第２ドライブトランジスタのゲート電極の一部
に積層させてそれらとそれぞれ同一方向に平行に形成さ
せたことを特徴とする。また、第１、第２ドライブトラ
ンジスタと第１、第２アクセストランジスタとはいずれ
もそれらのチャネル方向が同一となるように形成する。
ル及びその製造方法を提供すること。 【解決手段】 第１、第２ドライブトランジスタのゲ
ート電極を半導体基板上の第１方向に平行に形成すると
ともに、第１、第２アクセストランジスタのゲート電極
を第１、第２ドライブトランジスタのゲート電極の一部
に積層させてそれらとそれぞれ同一方向に平行に形成さ
せたことを特徴とする。また、第１、第２ドライブトラ
ンジスタと第１、第２アクセストランジスタとはいずれ
もそれらのチャネル方向が同一となるように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリデバ
イス及びその製造方法に関し、特にＳＲＡＭセル及びそ
の製造方法に関する。
イス及びその製造方法に関し、特にＳＲＡＭセル及びそ
の製造方法に関する。
【０００２】
【従来の技術】一般に、ＳＲＡＭセルは４つのトランジ
スタ（例えば、２つのアクセストランジスタ及び２つの
ドライブトランジスタ）と２つのポリシリコン負荷抵抗
とから構成或いは６つのトランジスタから構成される。
特に、４Ｍ級以上の高集積セルは、一般に４つのＮＭＯ
Ｓトランジスタと２つのＰＭＯＳトランジスタとからな
るＣＭＯＳ形態に構成されている。又、低集積度の製品
では専有領域の観点で有利な非対称セルを使用したが、
高集積化されるにつれてセルの面積が縮小されて非対称
性が動作に大きな影響を及ぼすようになった。このた
め、対称セルが必須になったが、同一の線幅を使用する
場合に面積が多少大きくなる。従って、現在には対称性
を維持しながら面積を小さくするのが主要の関心事にな
っている。
スタ（例えば、２つのアクセストランジスタ及び２つの
ドライブトランジスタ）と２つのポリシリコン負荷抵抗
とから構成或いは６つのトランジスタから構成される。
特に、４Ｍ級以上の高集積セルは、一般に４つのＮＭＯ
Ｓトランジスタと２つのＰＭＯＳトランジスタとからな
るＣＭＯＳ形態に構成されている。又、低集積度の製品
では専有領域の観点で有利な非対称セルを使用したが、
高集積化されるにつれてセルの面積が縮小されて非対称
性が動作に大きな影響を及ぼすようになった。このた
め、対称セルが必須になったが、同一の線幅を使用する
場合に面積が多少大きくなる。従って、現在には対称性
を維持しながら面積を小さくするのが主要の関心事にな
っている。
【０００３】図１はＣＭＯＳ形態の従来のＳＲＡＭセル
の等価回路図である。図１に示すように、４つのＮＭＯ
ＳトランジスタＱ１〜Ｑ４が半導体基板上に形成され、
２つのＰＭＯＳトランジスタＱ５、Ｑ６がＮＭＯＳトラ
ンジスタの上に薄膜トランジスタの形態に形成される。
の等価回路図である。図１に示すように、４つのＮＭＯ
ＳトランジスタＱ１〜Ｑ４が半導体基板上に形成され、
２つのＰＭＯＳトランジスタＱ５、Ｑ６がＮＭＯＳトラ
ンジスタの上に薄膜トランジスタの形態に形成される。
【０００４】以下、このように構成された従来のＳＲＡ
Ｍセルの製造方法を添付図面に基づき説明する。図２ａ
は従来のＳＲＡＭセルの構成要素であるバルクトランジ
スタの配置平面図であり、図２ｂは従来のＳＲＡＭセル
の構成要素である薄膜トランジスタの配置平面図であ
る。図３は図２ａのバルクトランジスタ上に図２ｂの薄
膜トランジスタが積層された構造のＳＲＡＭセルの配置
平面図である。図４は図３のIV−IV線上の従来のＳＲＡ
Ｍセルを示す断面図であり、図５は図３のＶ−Ｖ線上の
従来のＳＲＡＭセルを示す断面図である。従来のＳＲＡ
Ｍセルの製造方法は以下の通りである。
Ｍセルの製造方法を添付図面に基づき説明する。図２ａ
は従来のＳＲＡＭセルの構成要素であるバルクトランジ
スタの配置平面図であり、図２ｂは従来のＳＲＡＭセル
の構成要素である薄膜トランジスタの配置平面図であ
る。図３は図２ａのバルクトランジスタ上に図２ｂの薄
膜トランジスタが積層された構造のＳＲＡＭセルの配置
平面図である。図４は図３のIV−IV線上の従来のＳＲＡ
Ｍセルを示す断面図であり、図５は図３のＶ−Ｖ線上の
従来のＳＲＡＭセルを示す断面図である。従来のＳＲＡ
Ｍセルの製造方法は以下の通りである。
【０００５】まず、半導体基板３１上にアクティブ領域
３２とフィールド領域３２ａ（図４、５）を定める。次
いで、アクティブ領域３２上に第１ゲート酸化膜３３を
形成する。その上に第１ポリシリコン３５、キャップゲ
ート窒化膜３４を順次に形成した後、これらをフォトエ
ッチング工程によりバルクトランジスタの第１ゲート電
極３５を形成する。この後、第１ゲート電極３５の両側
に側壁酸化膜３７を形成する。次いで、第１ゲート電極
３５及び側壁酸化膜３７をマスクに用いて不純物イオン
を注入してアクティブ領域３２に第１、第２不純物領域
３９、４１を形成する。そして、半導体基板３１の全面
に第１層間絶縁膜４３を形成し、これを半導体基板３１
の所定部分が露出されるようにエッチングする。第１層
間絶縁膜４３上に第２ポリシリコンを堆積してＶｓｓラ
イン４４を形成する。その際、それがエッチングして露
出された第１不純物領域３９に接触するようにする。
３２とフィールド領域３２ａ（図４、５）を定める。次
いで、アクティブ領域３２上に第１ゲート酸化膜３３を
形成する。その上に第１ポリシリコン３５、キャップゲ
ート窒化膜３４を順次に形成した後、これらをフォトエ
ッチング工程によりバルクトランジスタの第１ゲート電
極３５を形成する。この後、第１ゲート電極３５の両側
に側壁酸化膜３７を形成する。次いで、第１ゲート電極
３５及び側壁酸化膜３７をマスクに用いて不純物イオン
を注入してアクティブ領域３２に第１、第２不純物領域
３９、４１を形成する。そして、半導体基板３１の全面
に第１層間絶縁膜４３を形成し、これを半導体基板３１
の所定部分が露出されるようにエッチングする。第１層
間絶縁膜４３上に第２ポリシリコンを堆積してＶｓｓラ
イン４４を形成する。その際、それがエッチングして露
出された第１不純物領域３９に接触するようにする。
【０００６】次いで、Ｖｓｓライン４４上に第２層間絶
縁膜４５、第３ポリシリコン４６を順次に形成する。第
３ポリシリコンをフォトエッチング工程によりパターニ
ングして薄膜トランジスタの第２ゲート電極４６を形成
する。次いで、半導体基板３１に第２ゲート酸化膜４
７、第４ポリシリコン４９を形成した後、その上をオフ
セットマスク４８（図３）で覆う。この後、オフセット
マスク４８上にｐ型不純物をドーピングしてソース領
域、ドレイン領域、及びチャネル領域を有する薄膜トラ
ンジスタのボディ４９を形成する。次いで、トランジス
タの特性を向上させるために熱処理を施してグレーンサ
イズを大きくする。次いで、感光及びエッチング工程を
経た後、配線工程を行ってＳＲＡＭセルを形成する。す
なわち、薄膜トランジスタのボディ４９を含む全面に絶
縁膜５０を形成し、第１不純物領域３９の表面が露出さ
れるようにコンタクトホールを形成する。次いで、コン
タクトホールを含む全面に金属配線５１を形成する。
縁膜４５、第３ポリシリコン４６を順次に形成する。第
３ポリシリコンをフォトエッチング工程によりパターニ
ングして薄膜トランジスタの第２ゲート電極４６を形成
する。次いで、半導体基板３１に第２ゲート酸化膜４
７、第４ポリシリコン４９を形成した後、その上をオフ
セットマスク４８（図３）で覆う。この後、オフセット
マスク４８上にｐ型不純物をドーピングしてソース領
域、ドレイン領域、及びチャネル領域を有する薄膜トラ
ンジスタのボディ４９を形成する。次いで、トランジス
タの特性を向上させるために熱処理を施してグレーンサ
イズを大きくする。次いで、感光及びエッチング工程を
経た後、配線工程を行ってＳＲＡＭセルを形成する。す
なわち、薄膜トランジスタのボディ４９を含む全面に絶
縁膜５０を形成し、第１不純物領域３９の表面が露出さ
れるようにコンタクトホールを形成する。次いで、コン
タクトホールを含む全面に金属配線５１を形成する。
【０００７】
【発明が解決しようとする課題】しかし、かかる従来の
ＳＲＡＭセル及びその製造方法においては以下のような
問題点があった。ドライブトランジスタとアクセストラ
ンジスタが非対称的に形成されるため、セルのサイズを
小さくするに限界がある。ドライブトランジスタとアク
セストランジスタとのチャネル方向が互いに異なるた
め、以後のメモリセルの製造工程が複雑である。それぞ
れのアクセストランジスタのゲートを一定の間隙を有す
るように形成して、以後の工程でそれぞれのゲートを互
いに連結するため、セルの面積が増加する。
ＳＲＡＭセル及びその製造方法においては以下のような
問題点があった。ドライブトランジスタとアクセストラ
ンジスタが非対称的に形成されるため、セルのサイズを
小さくするに限界がある。ドライブトランジスタとアク
セストランジスタとのチャネル方向が互いに異なるた
め、以後のメモリセルの製造工程が複雑である。それぞ
れのアクセストランジスタのゲートを一定の間隙を有す
るように形成して、以後の工程でそれぞれのゲートを互
いに連結するため、セルの面積が増加する。
【０００８】本発明は、上記の問題点を解決するために
なされたものであり、集積度を向上させるようにしたＳ
ＲＡＭセル及びその製造方法を提供することが目的であ
る。
なされたものであり、集積度を向上させるようにしたＳ
ＲＡＭセル及びその製造方法を提供することが目的であ
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＳＲＡＭセルは、第１、第２アクセストラ
ンジスタと第１、第２ドライブトランジスタ及び第１、
第２ロードレジスタを有し、かつ、第１アクセストラン
ジスタの第１端子と第２ドライブトランジスタのゲート
と第１ロードレジスタとが互いに連結されている第１セ
ルノードと、第２アクセストランジスタの第１端子と第
１ドライブトランジスタのゲートと第２ノードレジスタ
とが互いに連結されている第２セルノードとを有する半
導体メモリデバイスである。その第１、第２ドライブト
ランジスタのゲート電極を半導体基板上の第１方向に平
行に形成するとともに、第１、第２アクセストランジス
タのゲート電極を第１、第２ドライブトランジスタのゲ
ート電極の一部に積層させてそれらとそれぞれ同一方向
に平行に形成させたことを特徴とする。
めの本発明のＳＲＡＭセルは、第１、第２アクセストラ
ンジスタと第１、第２ドライブトランジスタ及び第１、
第２ロードレジスタを有し、かつ、第１アクセストラン
ジスタの第１端子と第２ドライブトランジスタのゲート
と第１ロードレジスタとが互いに連結されている第１セ
ルノードと、第２アクセストランジスタの第１端子と第
１ドライブトランジスタのゲートと第２ノードレジスタ
とが互いに連結されている第２セルノードとを有する半
導体メモリデバイスである。その第１、第２ドライブト
ランジスタのゲート電極を半導体基板上の第１方向に平
行に形成するとともに、第１、第２アクセストランジス
タのゲート電極を第１、第２ドライブトランジスタのゲ
ート電極の一部に積層させてそれらとそれぞれ同一方向
に平行に形成させたことを特徴とする。
【００１０】又、上記のように構成される本発明のＳＲ
ＡＭセルの製造方法は、不純物領域とゲートとを有する
前記第１及び第２ドライブトランジスタをそれぞれのゲ
ート電極が平行になるように半導体基板上に形成し、不
純物領域とゲート電極とを有し、そのゲート電極が第１
及び第２ドライブトランジスタのゲート電極に一部をオ
ーバラップさせて同じ方向を向くように第１及び第２ア
クセストランジスタを形成し、それぞれのトランジスタ
を形成させた半導体基板の表面に絶縁物膜を形成させ、
その膜に第１及び第２ドライブトランジスタの不純物領
域に達するコンタクトホールを形成し、コンタクトホー
ルを形成させた絶縁膜上にそのコンタクトホールを介し
て第１及び第２ドライブトランジスタの不純物領域にそ
れぞれ連結される第１及び第２ロードレジスタを形成す
ることを特徴とする。
ＡＭセルの製造方法は、不純物領域とゲートとを有する
前記第１及び第２ドライブトランジスタをそれぞれのゲ
ート電極が平行になるように半導体基板上に形成し、不
純物領域とゲート電極とを有し、そのゲート電極が第１
及び第２ドライブトランジスタのゲート電極に一部をオ
ーバラップさせて同じ方向を向くように第１及び第２ア
クセストランジスタを形成し、それぞれのトランジスタ
を形成させた半導体基板の表面に絶縁物膜を形成させ、
その膜に第１及び第２ドライブトランジスタの不純物領
域に達するコンタクトホールを形成し、コンタクトホー
ルを形成させた絶縁膜上にそのコンタクトホールを介し
て第１及び第２ドライブトランジスタの不純物領域にそ
れぞれ連結される第１及び第２ロードレジスタを形成す
ることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面に基づき本発明の
ＳＲＡＭセル及びその製造方法を詳細に説明する。図６
は本発明実施形態のＳＲＡＭセルを示す平面図であり、
図７は図６のＹ−Ｙ線上の断面図であり、図８は図６の
Ｘ−Ｘ線上の断面図である。これらの図に示すように、
ｎ型半導体基板６１にｐウェル領域６２が形成され、そ
の表面部にフィールド酸化膜６３により隔離されたアク
ティブ領域が形成されている。これらのアクティブ領域
及びフィールド酸化膜は所定の間隔で多数形成される。
アクティブ領域及びフィールド酸化膜６３上に一定の間
隙で２つのドライブトランジスタが形成される。
ＳＲＡＭセル及びその製造方法を詳細に説明する。図６
は本発明実施形態のＳＲＡＭセルを示す平面図であり、
図７は図６のＹ−Ｙ線上の断面図であり、図８は図６の
Ｘ−Ｘ線上の断面図である。これらの図に示すように、
ｎ型半導体基板６１にｐウェル領域６２が形成され、そ
の表面部にフィールド酸化膜６３により隔離されたアク
ティブ領域が形成されている。これらのアクティブ領域
及びフィールド酸化膜は所定の間隔で多数形成される。
アクティブ領域及びフィールド酸化膜６３上に一定の間
隙で２つのドライブトランジスタが形成される。
【００１２】ここで、２つのドライブトランジスタは、
第１ゲート絶縁膜６４と、第１ゲート電極６５と、第１
キャップ酸化膜６６と、半導体基板６１の第１ゲート電
極６５の両側のソース／ドレイン領域として形成される
第１、第２不純物領域６９、７０とからなり、第１ゲー
ト電極６５の両側面に第１側壁酸化膜６７が形成され
る。
第１ゲート絶縁膜６４と、第１ゲート電極６５と、第１
キャップ酸化膜６６と、半導体基板６１の第１ゲート電
極６５の両側のソース／ドレイン領域として形成される
第１、第２不純物領域６９、７０とからなり、第１ゲー
ト電極６５の両側面に第１側壁酸化膜６７が形成され
る。
【００１３】次いで、ドライブトランジスタの第１ゲー
ト電極６５と同じ方向に、第１ゲート電極６５の一部に
積層されるように２つのアクセストランジスタの第２ゲ
ート電極７２が形成される。このアクセストランジスタ
は、第２ゲート絶縁膜７１と、第２ゲート電極７２と、
第２キャップ酸化膜７３と、半導体基板６１の第２ゲー
ト電極７２の両側のソース／ドレイン領域としてＬＤＤ
構造を有する第３、第４不純物領域７７、７８とからな
り、前記第２ゲート電極７２の両側面に第２側壁酸化膜
７６が形成される。ここで、ドライブトランジスタとア
クセストランジスタは同じチャネル方向で形成され、ほ
ぼ正方形状に形成される。
ト電極６５と同じ方向に、第１ゲート電極６５の一部に
積層されるように２つのアクセストランジスタの第２ゲ
ート電極７２が形成される。このアクセストランジスタ
は、第２ゲート絶縁膜７１と、第２ゲート電極７２と、
第２キャップ酸化膜７３と、半導体基板６１の第２ゲー
ト電極７２の両側のソース／ドレイン領域としてＬＤＤ
構造を有する第３、第４不純物領域７７、７８とからな
り、前記第２ゲート電極７２の両側面に第２側壁酸化膜
７６が形成される。ここで、ドライブトランジスタとア
クセストランジスタは同じチャネル方向で形成され、ほ
ぼ正方形状に形成される。
【００１４】又、前記ドライブトランジスタとアクセス
トランジスタとを含む半導体基板６１の全面に第２、第
４不純物領域７０、７８の表面の一部分が露出されるよ
うに第３酸化膜７９が形成される。そして、露出された
第２、第４不純物領域７０、７８に連結されるポリシリ
コンからなる薄膜トランジスタの第３ゲート電極８１が
形成され、その第３ゲート電極８１を含む半導体基板６
１の全面に第４酸化膜８２が第３ゲート電極８１及び第
３酸化膜７９の表面の一定部分が露出されるように形成
される。次いで、その露出された第３ゲート電極８１及
び第３酸化膜７９上に選択的に薄膜トランジスタのチャ
ネル領域及びソース領域及びドレイン領域として用いら
れる薄膜トランジスタのボディ８３が形成される。
トランジスタとを含む半導体基板６１の全面に第２、第
４不純物領域７０、７８の表面の一部分が露出されるよ
うに第３酸化膜７９が形成される。そして、露出された
第２、第４不純物領域７０、７８に連結されるポリシリ
コンからなる薄膜トランジスタの第３ゲート電極８１が
形成され、その第３ゲート電極８１を含む半導体基板６
１の全面に第４酸化膜８２が第３ゲート電極８１及び第
３酸化膜７９の表面の一定部分が露出されるように形成
される。次いで、その露出された第３ゲート電極８１及
び第３酸化膜７９上に選択的に薄膜トランジスタのチャ
ネル領域及びソース領域及びドレイン領域として用いら
れる薄膜トランジスタのボディ８３が形成される。
【００１５】この後、薄膜トランジスタのボディ８３の
表面の所定部分が露出されるように全面に第５酸化膜８
５が形成され、露出された薄膜トランジスタのボディ８
３にコンタクトされてＶｃｃライン８６が形成される。
さらに、Ｖｃｃライン８６を含む半導体基板６１の全面
に第６酸化膜８７が形成され、第６酸化膜８７の表面と
同一の高さに第１不純物領域６９及び第３ゲート電極８
１に連結される第１タングステンプラグ８８が形成され
る。そして、第１アルミニウムからなるＶｓｓライン８
９は第１タングステンプラグ８８に連結されるとともに
第６酸化膜８７上に選択的に形成される。次いで、Ｖｓ
ｓライン８９の表面の一定部分が露出されるように半導
体基板６１の全面に第７酸化膜９０が形成され、露出さ
れたＶｓｓライン８６の上側に第２タングステンプラグ
９１が形成され、第２タングステンプラグ９１に連結さ
れる第２アルミニウム配線からなるビットライン９２が
第７酸化膜８７上に形成される。
表面の所定部分が露出されるように全面に第５酸化膜８
５が形成され、露出された薄膜トランジスタのボディ８
３にコンタクトされてＶｃｃライン８６が形成される。
さらに、Ｖｃｃライン８６を含む半導体基板６１の全面
に第６酸化膜８７が形成され、第６酸化膜８７の表面と
同一の高さに第１不純物領域６９及び第３ゲート電極８
１に連結される第１タングステンプラグ８８が形成され
る。そして、第１アルミニウムからなるＶｓｓライン８
９は第１タングステンプラグ８８に連結されるとともに
第６酸化膜８７上に選択的に形成される。次いで、Ｖｓ
ｓライン８９の表面の一定部分が露出されるように半導
体基板６１の全面に第７酸化膜９０が形成され、露出さ
れたＶｓｓライン８６の上側に第２タングステンプラグ
９１が形成され、第２タングステンプラグ９１に連結さ
れる第２アルミニウム配線からなるビットライン９２が
第７酸化膜８７上に形成される。
【００１６】上記のように構成される本実施形態のＳＲ
ＡＭセルの製造方法を図９〜図２７に基づいて説明す
る。図９〜図１４はＳＲＡＭセルの製造方法を示すレイ
アウト図であり、図１５〜図２１は図９〜図１４の図６
で示すＹ−Ｙ線上で本実施形態のＳＲＡＭセルの製造方
法を示す工程断面図であり、図２２〜図２７は図９〜図
１４の図６で示すＸ−Ｘ線で本実施形態のＳＲＡＭセル
の製造方法を示す工程断面図である。なお、図９〜図１
４のそれぞれの右側に示した図は各工程を全て表し、左
側はその工程によって形成されたもののみを示す。図９
ａ、図１５ａ、図２２ａに示すように、半導体基板６１
の表面内にｐウェル領域６２を形成し、その表面に一定
の幅を有するアクティブ領域を形成するためにフィール
ド酸化膜６３を局部酸化（ＬＯＣＯＳ）工程で形成す
る。ここで、局部酸化工程は、図示してはないが、半導
体基板６１上に初期酸化膜と窒化膜を形成した後、窒化
膜をフォトリソグラフィ及びエッチング工程で選択的に
除去してフィールド領域６３、６３ａ、６３ｂを定め、
次いで、フィールド領域にフィールドイオンを注入し、
局部酸化工程でフィールド酸化膜６３、６３ａ、６３ｂ
を形成し、窒化膜及び処理酸化膜を除去する。中央部の
フィールド酸化膜６３は図９の上下方向（方向を示す用
語はいずれも図面上の方向を示す）へのびる直線部が左
右にずらして配置され、その直線部を斜めに連結する形
状、すなわち略したＳ字状に形成され、その中央部のフ
ィールド酸化膜の両側のもの６３ａ、６３ｂはほぼ直線
状に形成される。したがって、中央のフィールド酸化膜
６３の上側は右側に隣接するフィールド酸化膜６３ａと
の間に広い領域が形成され、下側は左隣に隣接するフィ
ールド酸化膜６３ｂとの間に広い領域が形成されてい
る。アクティブ領域、つまり素子領域として使用される
部位はこのフィールド酸化膜６３、６３ａ、６３ｂで隔
離された領域として形成される。図９ａに示されるよう
に中央部のフィールド領域６３の両側に上下ほぼ対称の
形状に形成される。右側のものは上側が広く、左側のも
のは下側が広くされている。
ＡＭセルの製造方法を図９〜図２７に基づいて説明す
る。図９〜図１４はＳＲＡＭセルの製造方法を示すレイ
アウト図であり、図１５〜図２１は図９〜図１４の図６
で示すＹ−Ｙ線上で本実施形態のＳＲＡＭセルの製造方
法を示す工程断面図であり、図２２〜図２７は図９〜図
１４の図６で示すＸ−Ｘ線で本実施形態のＳＲＡＭセル
の製造方法を示す工程断面図である。なお、図９〜図１
４のそれぞれの右側に示した図は各工程を全て表し、左
側はその工程によって形成されたもののみを示す。図９
ａ、図１５ａ、図２２ａに示すように、半導体基板６１
の表面内にｐウェル領域６２を形成し、その表面に一定
の幅を有するアクティブ領域を形成するためにフィール
ド酸化膜６３を局部酸化（ＬＯＣＯＳ）工程で形成す
る。ここで、局部酸化工程は、図示してはないが、半導
体基板６１上に初期酸化膜と窒化膜を形成した後、窒化
膜をフォトリソグラフィ及びエッチング工程で選択的に
除去してフィールド領域６３、６３ａ、６３ｂを定め、
次いで、フィールド領域にフィールドイオンを注入し、
局部酸化工程でフィールド酸化膜６３、６３ａ、６３ｂ
を形成し、窒化膜及び処理酸化膜を除去する。中央部の
フィールド酸化膜６３は図９の上下方向（方向を示す用
語はいずれも図面上の方向を示す）へのびる直線部が左
右にずらして配置され、その直線部を斜めに連結する形
状、すなわち略したＳ字状に形成され、その中央部のフ
ィールド酸化膜の両側のもの６３ａ、６３ｂはほぼ直線
状に形成される。したがって、中央のフィールド酸化膜
６３の上側は右側に隣接するフィールド酸化膜６３ａと
の間に広い領域が形成され、下側は左隣に隣接するフィ
ールド酸化膜６３ｂとの間に広い領域が形成されてい
る。アクティブ領域、つまり素子領域として使用される
部位はこのフィールド酸化膜６３、６３ａ、６３ｂで隔
離された領域として形成される。図９ａに示されるよう
に中央部のフィールド領域６３の両側に上下ほぼ対称の
形状に形成される。右側のものは上側が広く、左側のも
のは下側が広くされている。
【００１７】図９ｂ、図１５ｂ、図２２ｂに示すよう
に、アクティブ領域上に第１ゲート酸化膜６４を形成
し、第１ゲート酸化膜６４を含む半導体基板６１の全面
にゲート電極用第１ポリシリコンを所定の厚さに形成
し、その上に第１キャップ酸化膜６６を形成する。次い
で、フォトリソグラフィ及びエッチング工程で第１キャ
ップ酸化膜６６と第１ポリシリコンと第１ゲート絶縁膜
６４とを選択的に除去してドライブトランジスタの第１
ゲート電極６５を形成する。これらは図９ｂに示すよう
に中央のフィールド酸化膜６３から広い幅で形成されて
いるアクティブ領域のそれぞれの広い部分をまたぐよう
に横方向にのび上下にほぼ並行に形成される。それぞれ
の一端は両側のフィールド酸化膜６３ａ、６３ｂに載っ
ているだけであるが、他方の端部はそれぞれフィールド
酸化膜６３に載って上側のものが下方に、下側のものが
上方に曲げられ、さらにそれらの先端部で互いに離れる
方向にフィールド酸化膜６３からはみ出るように曲げら
れている。そして、第１ゲート電極６５を含む半導体基
板６１の全面に第１酸化膜を形成した後、第１酸化膜の
全面にエッチバック工程を施して第１ゲート電極６５の
それぞれの側面に第１側壁酸化膜６７を形成する。
に、アクティブ領域上に第１ゲート酸化膜６４を形成
し、第１ゲート酸化膜６４を含む半導体基板６１の全面
にゲート電極用第１ポリシリコンを所定の厚さに形成
し、その上に第１キャップ酸化膜６６を形成する。次い
で、フォトリソグラフィ及びエッチング工程で第１キャ
ップ酸化膜６６と第１ポリシリコンと第１ゲート絶縁膜
６４とを選択的に除去してドライブトランジスタの第１
ゲート電極６５を形成する。これらは図９ｂに示すよう
に中央のフィールド酸化膜６３から広い幅で形成されて
いるアクティブ領域のそれぞれの広い部分をまたぐよう
に横方向にのび上下にほぼ並行に形成される。それぞれ
の一端は両側のフィールド酸化膜６３ａ、６３ｂに載っ
ているだけであるが、他方の端部はそれぞれフィールド
酸化膜６３に載って上側のものが下方に、下側のものが
上方に曲げられ、さらにそれらの先端部で互いに離れる
方向にフィールド酸化膜６３からはみ出るように曲げら
れている。そして、第１ゲート電極６５を含む半導体基
板６１の全面に第１酸化膜を形成した後、第１酸化膜の
全面にエッチバック工程を施して第１ゲート電極６５の
それぞれの側面に第１側壁酸化膜６７を形成する。
【００１８】図９ｃ、図１５ｃ、図２２ｃに示すよう
に、第１ゲート電極６５を含む半導体基板６１の全面に
第１フォトレジスト６８を塗布した後、露光及び現像工
程で第１フォトレジスト６８をパターニングする。その
パターニングされた第１フォトレジスト６８をマスクに
用いて不純物イオン（例えばｐ等）をドープして半導体
基板６１の第１ゲート電極６５の両側に、すなわち図９
で見た場合横方向にのびている第１ゲート電極の上下の
領域にソース／ドレイン領域の第１、第２不純物拡散領
域６９、７０を形成することにより、一定の間隙を有す
る２つのドライブトランジスタを形成する。これらのト
ランジスタはフィールド酸化膜６３の斜めに配置された
部分で分離されている。パターニングされた第１フォト
レジスト６８は図９ｃに示すように第１ゲート電極６５
の横方向にのびている部分の先端部から上または下にの
びている部分の一部にオーバーラップしている。
に、第１ゲート電極６５を含む半導体基板６１の全面に
第１フォトレジスト６８を塗布した後、露光及び現像工
程で第１フォトレジスト６８をパターニングする。その
パターニングされた第１フォトレジスト６８をマスクに
用いて不純物イオン（例えばｐ等）をドープして半導体
基板６１の第１ゲート電極６５の両側に、すなわち図９
で見た場合横方向にのびている第１ゲート電極の上下の
領域にソース／ドレイン領域の第１、第２不純物拡散領
域６９、７０を形成することにより、一定の間隙を有す
る２つのドライブトランジスタを形成する。これらのト
ランジスタはフィールド酸化膜６３の斜めに配置された
部分で分離されている。パターニングされた第１フォト
レジスト６８は図９ｃに示すように第１ゲート電極６５
の横方向にのびている部分の先端部から上または下にの
びている部分の一部にオーバーラップしている。
【００１９】図１０ｄ、図１６ｄ、図２３ｄに示すよう
に、第１フォトレジスト６８を除去し、半導体基板６１
のアクティブ領域の一部に第２ゲート酸化膜７１を形成
し、第２ゲート酸化膜７１、第２ポリシリコン７２、第
２キャップ酸化膜７３を順次に形成する。次いで、フォ
トリソグラフィ及びエッチング工程で第２キャップ酸化
膜７３、第２ポリシリコン７２、及び第２ゲート酸化膜
７１を選択的に除去してアクセストランジスタの第２ゲ
ート電極７２を形成する。この第２ゲート電極７２は、
図１０ｄに示すように、上側では約左半分に横方向のび
下側では右半分に横方向にのび中央部でそれらを連結し
たほぼＺ字状の形状に形成される。上下の横方向の部分
は第１ゲート電極６３の横方向のラインとほぼ一致し、
中央で上下にのびている部分はやや左寄りにずれてい
る。すなわち、図２３ｄに示すように第１ゲート電極６
５と第２ゲート電極７２は一部オーバラップしている。
図示してはないが、ドライブトランジスタの第１ゲート
電極６５と平行に、共通ゲートラインとならずにそれぞ
れのゲート電極を有するように形成してもよい。第２ゲ
ート電極７２を形成させた半導体基板６１の全面に第２
フォトレジスト７４を塗布した後、露光及び現像工程で
第２フォトレジスト７４をパターニングする。図１０ｅ
に示すようにこのパターンは第１フォトレジスト６８の
パターンの部分の位置でそれよりわずかに大きく第１ゲ
ート電極６５の立ち上がった又は立ち下がった部分の先
端部分が露出されるように除去して形成される。次い
で、パターニングされた第２フォトレジスト７４をマス
クに用いて低濃度不純物イオンを注入して第２ゲート電
極７２の両側にＬＤＤ領域７５を形成する。その際、第
１ゲート電極６５の第２フォトレジストで覆われていな
い側面に沿った第２不純物領域７０にもＬＤＤイオンが
注入される。
に、第１フォトレジスト６８を除去し、半導体基板６１
のアクティブ領域の一部に第２ゲート酸化膜７１を形成
し、第２ゲート酸化膜７１、第２ポリシリコン７２、第
２キャップ酸化膜７３を順次に形成する。次いで、フォ
トリソグラフィ及びエッチング工程で第２キャップ酸化
膜７３、第２ポリシリコン７２、及び第２ゲート酸化膜
７１を選択的に除去してアクセストランジスタの第２ゲ
ート電極７２を形成する。この第２ゲート電極７２は、
図１０ｄに示すように、上側では約左半分に横方向のび
下側では右半分に横方向にのび中央部でそれらを連結し
たほぼＺ字状の形状に形成される。上下の横方向の部分
は第１ゲート電極６３の横方向のラインとほぼ一致し、
中央で上下にのびている部分はやや左寄りにずれてい
る。すなわち、図２３ｄに示すように第１ゲート電極６
５と第２ゲート電極７２は一部オーバラップしている。
図示してはないが、ドライブトランジスタの第１ゲート
電極６５と平行に、共通ゲートラインとならずにそれぞ
れのゲート電極を有するように形成してもよい。第２ゲ
ート電極７２を形成させた半導体基板６１の全面に第２
フォトレジスト７４を塗布した後、露光及び現像工程で
第２フォトレジスト７４をパターニングする。図１０ｅ
に示すようにこのパターンは第１フォトレジスト６８の
パターンの部分の位置でそれよりわずかに大きく第１ゲ
ート電極６５の立ち上がった又は立ち下がった部分の先
端部分が露出されるように除去して形成される。次い
で、パターニングされた第２フォトレジスト７４をマス
クに用いて低濃度不純物イオンを注入して第２ゲート電
極７２の両側にＬＤＤ領域７５を形成する。その際、第
１ゲート電極６５の第２フォトレジストで覆われていな
い側面に沿った第２不純物領域７０にもＬＤＤイオンが
注入される。
【００２０】図１６ｅ、図２３ｅに示すように、第２フ
ォトレジスト７４を除去し、第２ゲート電極７２を含む
半導体基板６１の全面に第２酸化膜を形成してエッチバ
ックして第２ゲート電極７２の側面に第２側壁酸化膜７
６を形成する。その際、特に図示しないが第１側壁の側
面にも形成される。次いで、第２ゲート電極７２と第２
側壁酸化膜７６をマスクに用いて半導体基板６１の全面
に高濃度不純物イオン（例えばＡｓ等）をドープして、
第２ゲート電極７２の両側にＬＤＤ領域７５と連結され
る第３、第４不純物拡散領域７７、７８を形成して２つ
のアクセストランジスタを形成する。図１０ｅに示すよ
うに、このアクセストランジスタは第２フォトレジスト
７４をパターニングのために除去した箇所に形成され
る。上下に離れて形成された２つのドライブトランジス
タのゲート電極は上下に配置されているアクセストラン
ジスタのそれぞれのゲート電極と同じ方向に並び、チャ
ネル方向がそれぞれ同じ向きになっている。さらに、ド
ライブトランジスタのゲート電極の一方の先端部分はア
クセストランジスタの不純物領域の上に重なっている
（図１０ｅ）。
ォトレジスト７４を除去し、第２ゲート電極７２を含む
半導体基板６１の全面に第２酸化膜を形成してエッチバ
ックして第２ゲート電極７２の側面に第２側壁酸化膜７
６を形成する。その際、特に図示しないが第１側壁の側
面にも形成される。次いで、第２ゲート電極７２と第２
側壁酸化膜７６をマスクに用いて半導体基板６１の全面
に高濃度不純物イオン（例えばＡｓ等）をドープして、
第２ゲート電極７２の両側にＬＤＤ領域７５と連結され
る第３、第４不純物拡散領域７７、７８を形成して２つ
のアクセストランジスタを形成する。図１０ｅに示すよ
うに、このアクセストランジスタは第２フォトレジスト
７４をパターニングのために除去した箇所に形成され
る。上下に離れて形成された２つのドライブトランジス
タのゲート電極は上下に配置されているアクセストラン
ジスタのそれぞれのゲート電極と同じ方向に並び、チャ
ネル方向がそれぞれ同じ向きになっている。さらに、ド
ライブトランジスタのゲート電極の一方の先端部分はア
クセストランジスタの不純物領域の上に重なっている
（図１０ｅ）。
【００２１】図１０ｆ、図１７ｆ、図２４ｆに示すよう
に、半導体基板６１の全面に第３酸化膜７９を形成し、
第２、第４不純物拡散領域７０、７８の所定の箇所を露
出すると共に、同時に第１キャップ酸化膜６６の一部の
表面が露出されるように第３酸化膜７９をフォトリソグ
ラフィ及びエッチング工程で選択的に除去して第１コン
タクトホール８０ａを形成する。このとき、ドライブト
ランジスタの第１ゲート電極６５の側面に形成された第
１側壁酸化膜６７の第１コンタクトホールに位置する部
分が第３酸化膜７９を選択的に除去するときに同時に除
去される。
に、半導体基板６１の全面に第３酸化膜７９を形成し、
第２、第４不純物拡散領域７０、７８の所定の箇所を露
出すると共に、同時に第１キャップ酸化膜６６の一部の
表面が露出されるように第３酸化膜７９をフォトリソグ
ラフィ及びエッチング工程で選択的に除去して第１コン
タクトホール８０ａを形成する。このとき、ドライブト
ランジスタの第１ゲート電極６５の側面に形成された第
１側壁酸化膜６７の第１コンタクトホールに位置する部
分が第３酸化膜７９を選択的に除去するときに同時に除
去される。
【００２２】図１１ｇ、図１７ｇ、図２４ｇに示すよう
に、第１コンタクトホール８０ａを含む半導体基板６１
の全面に第３ポリシリコンを形成し、第１コンタクトホ
ール８０ａの内部とそれに隣接する第３酸化膜７９上の
みに残るように選択的に除去して薄膜トランジスタの第
３ゲート電極８１を形成する。ここで、第３ゲート電極
８１は、第１側壁酸化膜６７が除去された第１ゲート電
極６５の側面と第コンタクトホール８０ａ内で接触す
る。この部分は図１０ｆから分かるように、第１ゲート
電極６５と、第２不純物領域７０と、第３不純物領域７
７とが集中する箇所であり、第３ゲート電極８１によっ
てこの部分でこれらが全て電気的に接続され、ノードを
形成している。
に、第１コンタクトホール８０ａを含む半導体基板６１
の全面に第３ポリシリコンを形成し、第１コンタクトホ
ール８０ａの内部とそれに隣接する第３酸化膜７９上の
みに残るように選択的に除去して薄膜トランジスタの第
３ゲート電極８１を形成する。ここで、第３ゲート電極
８１は、第１側壁酸化膜６７が除去された第１ゲート電
極６５の側面と第コンタクトホール８０ａ内で接触す
る。この部分は図１０ｆから分かるように、第１ゲート
電極６５と、第２不純物領域７０と、第３不純物領域７
７とが集中する箇所であり、第３ゲート電極８１によっ
てこの部分でこれらが全て電気的に接続され、ノードを
形成している。
【００２３】図１１ｈ、図１７ｈ、図２４ｈに示すよう
に、第３ゲート電極８１を含む半導体基板６１の全面に
第４酸化膜８２を形成し、第３ゲート電極８１の表面の
所定部分が露出されるようにフォトリソグラフィ及びエ
ッチング工程により選択的に除去して第２コンタクトホ
ール８０ｂを形成する。
に、第３ゲート電極８１を含む半導体基板６１の全面に
第４酸化膜８２を形成し、第３ゲート電極８１の表面の
所定部分が露出されるようにフォトリソグラフィ及びエ
ッチング工程により選択的に除去して第２コンタクトホ
ール８０ｂを形成する。
【００２４】図１１ｉ、図１８ｉ、図２５ｉに示すよう
に、第２コンタクトホール８０ｂを含む半導体基板６１
の全面に第４ポリシリコンを形成し、フォトリソグラフ
ィ及びエッチング工程で選択的にそれを除去して、第３
ゲート電極８１の表面の露出された部分とそれに隣接す
る第４酸化膜８２上に、ソース／ドレイン領域とチャネ
ル領域として用いられる薄膜トランジスタのボディ８３
を形成する。このボディ８３は図１１ｉから分かるよう
に横方向に平行に並べられた部分の両端がそれぞれ上下
逆向きに形成された形状である。
に、第２コンタクトホール８０ｂを含む半導体基板６１
の全面に第４ポリシリコンを形成し、フォトリソグラフ
ィ及びエッチング工程で選択的にそれを除去して、第３
ゲート電極８１の表面の露出された部分とそれに隣接す
る第４酸化膜８２上に、ソース／ドレイン領域とチャネ
ル領域として用いられる薄膜トランジスタのボディ８３
を形成する。このボディ８３は図１１ｉから分かるよう
に横方向に平行に並べられた部分の両端がそれぞれ上下
逆向きに形成された形状である。
【００２５】図１２ｊ、図１８ｊ、図２５ｊに示すよう
に、薄膜トランジスタのボディ８３を含む半導体基板６
１の全面にオフセットマスク用として第３フォトレジス
ト８４を塗布した後、露光及び現像工程で第３フォトレ
ジスト８４をパターニングする。次いで、パターニング
された第３フォトレジスト８４をマスクに用いて半導体
基板６１の全面にｐ型不純物イオン（例えばＢＦ2 等）
を注入して薄膜トランジスタのボディ８３に第３ゲート
電極８１に対するチャネル領域、ソース領域、及びドレ
イン領域を形成する。
に、薄膜トランジスタのボディ８３を含む半導体基板６
１の全面にオフセットマスク用として第３フォトレジス
ト８４を塗布した後、露光及び現像工程で第３フォトレ
ジスト８４をパターニングする。次いで、パターニング
された第３フォトレジスト８４をマスクに用いて半導体
基板６１の全面にｐ型不純物イオン（例えばＢＦ2 等）
を注入して薄膜トランジスタのボディ８３に第３ゲート
電極８１に対するチャネル領域、ソース領域、及びドレ
イン領域を形成する。
【００２６】図１２ｋ、図１９ｋ、図２５ｋに示すよう
に、第３フォトレジスト８４を除去し、露出された薄膜
トランジスタのボディ８３を含む半導体基板６１の全面
に第５酸化膜８５を形成し、前記薄膜トランジスタのボ
ディ８３の表面の一定部分が露出されるように選択的に
除去して第３コンタクトホール８０ｃを形成する。図１
２ｋに図示のようにこの第３コンタクトホール８０ｃは
２つのボディ８３の互いに最も離れた先端部を露出する
ように形成されている。
に、第３フォトレジスト８４を除去し、露出された薄膜
トランジスタのボディ８３を含む半導体基板６１の全面
に第５酸化膜８５を形成し、前記薄膜トランジスタのボ
ディ８３の表面の一定部分が露出されるように選択的に
除去して第３コンタクトホール８０ｃを形成する。図１
２ｋに図示のようにこの第３コンタクトホール８０ｃは
２つのボディ８３の互いに最も離れた先端部を露出する
ように形成されている。
【００２７】図１２ｌ、図１９ｌ、図２６ｌに示すよう
に、第３コンタクトホール８０ｃを含む半導体基板６１
の全面に第５ポリシリコンを形成し、フォトリソグラフ
ィ及びエッチング工程により選択的に除去して第３コン
タクトホール８０ｃを介して薄膜トランジスタのボディ
８３に連結されるＶｃｃライン８６を形成する。
に、第３コンタクトホール８０ｃを含む半導体基板６１
の全面に第５ポリシリコンを形成し、フォトリソグラフ
ィ及びエッチング工程により選択的に除去して第３コン
タクトホール８０ｃを介して薄膜トランジスタのボディ
８３に連結されるＶｃｃライン８６を形成する。
【００２８】図１３ｍ、図２０ｍ、図２６ｍに示すよう
に、Ｖｃｃライン８６を含む半導体基板６１の全面に第
６酸化膜８７を形成する。次いで、フォトリソグラフィ
及びエッチング工程で第１不純物拡散領域６９及び第４
不純物拡散領域７８上の第３ゲート電極８１の表面の所
定部分が露出されるように第６、第５、第４、第３酸化
膜８７、８５、８２、７９を選択的に除去して、ビット
ライン用コンタクトと接地ライン用コンタクトとして用
いられる４つの第４コンタクトホール８０ｄを同時に形
成する。この４つの第４コンタクトホール８０ｄは、２
つのビットライン用コンタクトと２つの接地ライン用コ
ンタクトであり、互いに反対側に形成する。
に、Ｖｃｃライン８６を含む半導体基板６１の全面に第
６酸化膜８７を形成する。次いで、フォトリソグラフィ
及びエッチング工程で第１不純物拡散領域６９及び第４
不純物拡散領域７８上の第３ゲート電極８１の表面の所
定部分が露出されるように第６、第５、第４、第３酸化
膜８７、８５、８２、７９を選択的に除去して、ビット
ライン用コンタクトと接地ライン用コンタクトとして用
いられる４つの第４コンタクトホール８０ｄを同時に形
成する。この４つの第４コンタクトホール８０ｄは、２
つのビットライン用コンタクトと２つの接地ライン用コ
ンタクトであり、互いに反対側に形成する。
【００２９】図１３ｎ、図２０ｎ、図２６ｎに示すよう
に、第４コンタクトホール８０ｄを含む半導体基板６１
の全面に第１タングステンを堆積してエッチバックし、
第４コンタクトホール８０ｄの内部に第１タングステン
プラグ８８を形成する。次いで、第１タングステンプラ
グ８８を含む半導体基板６１の全面に第１アルミニウム
を堆積した後、第１タングステンプラグ８８と電気的に
連結されるように第１タングステンプラグ８８及びそれ
に隣接する第６酸化膜８７上のみに残るように第１アル
ミニウムを選択的に除去してＶｓｓライン８９を形成す
る。このとき、Ｖｓｓライン８９は、２つの接地ライン
用コンタクトとして使用される第４コンタクトホール８
０ｄの内部に形成された第１タングステンプラグ８８と
も電気的に連結されるように形成する。
に、第４コンタクトホール８０ｄを含む半導体基板６１
の全面に第１タングステンを堆積してエッチバックし、
第４コンタクトホール８０ｄの内部に第１タングステン
プラグ８８を形成する。次いで、第１タングステンプラ
グ８８を含む半導体基板６１の全面に第１アルミニウム
を堆積した後、第１タングステンプラグ８８と電気的に
連結されるように第１タングステンプラグ８８及びそれ
に隣接する第６酸化膜８７上のみに残るように第１アル
ミニウムを選択的に除去してＶｓｓライン８９を形成す
る。このとき、Ｖｓｓライン８９は、２つの接地ライン
用コンタクトとして使用される第４コンタクトホール８
０ｄの内部に形成された第１タングステンプラグ８８と
も電気的に連結されるように形成する。
【００３０】図１３ｏ、図２１ｏ、図２７ｏに示すよう
に、Ｖｓｓライン８９を含む半導体基板６１の全面に第
７酸化膜９０を形成し、２つのビットライン用コンタク
トとして使用される第４コンタクトホール８０ｄの内部
に形成された第１タングステンプラグ８８の表面が露出
されるようにフォトリソグラフィ及びエッチング工程で
第７酸化膜９０を選択的に除去して第５コンタクトホー
ル８０ｅを形成する。
に、Ｖｓｓライン８９を含む半導体基板６１の全面に第
７酸化膜９０を形成し、２つのビットライン用コンタク
トとして使用される第４コンタクトホール８０ｄの内部
に形成された第１タングステンプラグ８８の表面が露出
されるようにフォトリソグラフィ及びエッチング工程で
第７酸化膜９０を選択的に除去して第５コンタクトホー
ル８０ｅを形成する。
【００３１】図１４ｐ、図２１ｐ、図２７ｐに示すよう
に、第５コンタクトホール８０ｅを含む半導体基板６１
の全面に第２タングステンを堆積してエッチバックし、
第５コンタクトホール８０ｅの内部に第１タングステン
プラグ８８と電気的に連結されるように第２タングステ
ンプラグ９１を形成する。次いで、第２タングステンプ
ラグ９１を含む半導体基板６１の全面に第２アルミニウ
ム層を堆積した後、フォトリソグラフィ及びエッチング
工程で第２アルミニウムを選択的に除去して第２タング
ステンプラグ９１と電気的に連結されるようにビットラ
イン９２を形成する。
に、第５コンタクトホール８０ｅを含む半導体基板６１
の全面に第２タングステンを堆積してエッチバックし、
第５コンタクトホール８０ｅの内部に第１タングステン
プラグ８８と電気的に連結されるように第２タングステ
ンプラグ９１を形成する。次いで、第２タングステンプ
ラグ９１を含む半導体基板６１の全面に第２アルミニウ
ム層を堆積した後、フォトリソグラフィ及びエッチング
工程で第２アルミニウムを選択的に除去して第２タング
ステンプラグ９１と電気的に連結されるようにビットラ
イン９２を形成する。
【００３２】
【発明の効果】上述したように、本発明のＳＲＡＭセル
及びその製造方法においては以下のような効果がある。
請求項１、請求項２に係る発明は、ドライブトランジス
タとアクセストランジスタのゲート電極がほぼ直線上に
並ぶことになり、それらが平行に配置されるので、それ
ぞれの間に空間を小さくすることができ半導体メモリデ
バイスの集積度を改善し且つセルの面積を小さくするこ
とができる。請求項３に係る発明は、ドライブトランジ
スタ及びアクセストランジスタのチャネルが同方向を有
するため、セルの形態を従来の長方形から正方形に維持
して半導体メモリデバイスを製造する際の製造が容易に
なる。
及びその製造方法においては以下のような効果がある。
請求項１、請求項２に係る発明は、ドライブトランジス
タとアクセストランジスタのゲート電極がほぼ直線上に
並ぶことになり、それらが平行に配置されるので、それ
ぞれの間に空間を小さくすることができ半導体メモリデ
バイスの集積度を改善し且つセルの面積を小さくするこ
とができる。請求項３に係る発明は、ドライブトランジ
スタ及びアクセストランジスタのチャネルが同方向を有
するため、セルの形態を従来の長方形から正方形に維持
して半導体メモリデバイスを製造する際の製造が容易に
なる。
【００３３】請求項４に係る発明は、第１、第２アクセ
ストランジスタのゲートを共通ラインとして使用して従
来のセルの外郭部に第１、第２アクセストランジスタの
ゲートを互いに連結させるので面積を減少させて半導体
メモリデバイスの集積度を改善することができる。請求
項５、６に係る発明は、第１、第２ロードレジスタを第
１、第２ドライブトランジスタとアクセストランジスタ
上に積層して形成させているので集積度を改善すること
ができる。
ストランジスタのゲートを共通ラインとして使用して従
来のセルの外郭部に第１、第２アクセストランジスタの
ゲートを互いに連結させるので面積を減少させて半導体
メモリデバイスの集積度を改善することができる。請求
項５、６に係る発明は、第１、第２ロードレジスタを第
１、第２ドライブトランジスタとアクセストランジスタ
上に積層して形成させているので集積度を改善すること
ができる。
【図１】 従来のＳＲＡＭセルの等価回路図。
【図２】 ａは従来のＳＲＡＭセルの構成要素であるバ
ルクトランジスタの配置平面図、ｂは従来のＳＲＡＭセ
ルの構成要素である薄膜トランジスタの配置平面図。
ルクトランジスタの配置平面図、ｂは従来のＳＲＡＭセ
ルの構成要素である薄膜トランジスタの配置平面図。
【図３】 図２ａのバルクトランジスタ上に図２ｂの薄
膜トランジスタが積層された構造のＳＲＡＭセルの配置
平面図。
膜トランジスタが積層された構造のＳＲＡＭセルの配置
平面図。
【図４】 図３のIV−IV線上の従来のＳＲＡＭセルの断
面図。
面図。
【図５】 図３のＶ−Ｖ線上の従来のＳＲＡＭセルの断
面図。
面図。
【図６】 本発明実施形態のＳＲＡＭセルの平面図。
【図７】 図６のＸ−Ｘ線上の本実施形態のＳＲＡＭセ
ルの断面図。
ルの断面図。
【図８】 図６のＹ−Ｙ線上の本実施形態のＳＲＡＭセ
ルの断面図。
ルの断面図。
【図９】 本実施形態のＳＲＡＭセルの製造方法を示す
レイアウト図。
レイアウト図。
【図１０】 本実施形態のＳＲＡＭセルの製造方法を示
すレイアウト図。
すレイアウト図。
【図１１】 本実施形態のＳＲＡＭセルの製造方法を示
すレイアウト図。
すレイアウト図。
【図１２】 本実施形態のＳＲＡＭセルの製造方法を示
すレイアウト図。
すレイアウト図。
【図１３】 本実施形態のＳＲＡＭセルの製造方法を示
すレイアウト図。
すレイアウト図。
【図１４】 本実施形態のＳＲＡＭセルの製造方法を示
すレイアウト図。
すレイアウト図。
【図１５】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図１６】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図１７】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図１８】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図１９】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２０】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２１】 図９〜図１４のＹ−Ｙ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２２】 図９〜図１４のＸ−Ｘ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２３】 図９〜図１４のＸ−Ｘ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２４】 図９〜図１４のＸ−Ｘ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２５】 図９〜図１４のＸ−Ｘ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２６】 図９〜図１４のＸ−Ｘ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
【図２７】 図９〜図１４のＸ−Ｘ線上の本実施形態の
ＳＲＡＭセルの製造方法を示す工程断面図。
ＳＲＡＭセルの製造方法を示す工程断面図。
６１ 半導体基板、 ６２ ｐウェル領域、 ６３
フィールド酸化膜 ６４ 第１ゲート絶縁膜、 ６５ 第１ゲート電
極、６６ 第１キャップ酸化膜、 ６７ 第１側壁
酸化膜、６８ 第１フォトレジスト、 ６９ 第１
不純物領域、７０ 第２不純物領域、 ７１ 第２
ゲート絶縁膜、７２ 第２ゲート電極、 ７３ 第
２キャップ酸化膜 ７４ 第２フォトレジスト、 ７５ ＬＤＤ領域、７
６ 第２側壁酸化膜、７７ 第３不純物領域７８
第４不純物領域、７９ 第３酸化膜、 ８０ コンタク
トホール ８１ 第３ゲート電極、８２ 第４酸化膜、８３
薄膜トランジスタのボディ、８４ 第３フォトレジス
ト ８５ 第５酸化膜、８６ Ｖｃｃライン、 ８７
第６酸化膜 ８８ 第１タングステンプラグ、８９ Ｖｓｓライ
ン、９０ 第７酸化膜 ９１ 第２タングステンプラグ、 ９２ ビットラ
イン
フィールド酸化膜 ６４ 第１ゲート絶縁膜、 ６５ 第１ゲート電
極、６６ 第１キャップ酸化膜、 ６７ 第１側壁
酸化膜、６８ 第１フォトレジスト、 ６９ 第１
不純物領域、７０ 第２不純物領域、 ７１ 第２
ゲート絶縁膜、７２ 第２ゲート電極、 ７３ 第
２キャップ酸化膜 ７４ 第２フォトレジスト、 ７５ ＬＤＤ領域、７
６ 第２側壁酸化膜、７７ 第３不純物領域７８
第４不純物領域、７９ 第３酸化膜、 ８０ コンタク
トホール ８１ 第３ゲート電極、８２ 第４酸化膜、８３
薄膜トランジスタのボディ、８４ 第３フォトレジス
ト ８５ 第５酸化膜、８６ Ｖｃｃライン、 ８７
第６酸化膜 ８８ 第１タングステンプラグ、８９ Ｖｓｓライ
ン、９０ 第７酸化膜 ９１ 第２タングステンプラグ、 ９２ ビットラ
イン
Claims (6)
- 【請求項１】 第１、第２アクセストランジスタと第
１、第２ドライブトランジスタ及び第１、第２ロードレ
ジスタを有し、かつ、第１アクセストランジスタの第１
端子と第２ドライブトランジスタのゲートと第１ロード
レジスタとが互いに連結されている第１セルノードと、
第２アクセストランジスタの第１端子と第１ドライブト
ランジスタのゲートと第２ノードレジスタとが互いに連
結されている第２セルノードとを有する半導体メモリデ
バイスにおいて、 第１、第２ドライブトランジスタのゲート電極を半導体
基板上の第１方向に平行に形成するとともに、第１、第
２アクセストランジスタのゲート電極を第１、第２ドラ
イブトランジスタのゲート電極の一部に積層させてそれ
らとそれぞれ同一方向に平行に形成させたことを特徴と
するＳＲＡＭセル。 - 【請求項２】 前記第１、第２ロードレジスタは薄膜ト
ランジスタであり、第１ロードトランジスタのゲートが
第２ドライブトランジスタのゲートに、第１不純物領域
は第１ドライブトランジスタの第１端子に、第２不純物
領域が電源供給線に連結され、第２ロードレジスタのゲ
ートが第１ドライブトランジスタのゲートに、第１不純
物領域が第２ドライブトランジスタの第１端子に、第２
不純物領域が電源供給線に連結されることを特徴とする
請求項１記載のＳＲＡＭセル。 - 【請求項３】 第１、第２アクセストランジスタ、第
１、第２ドライブトランジスタ、第１、第２ロードレジ
スタを有し、かつ、第１アクセストランジスタの第１端
子と第２ドライブトランジスタのゲートと第１ロードレ
ジスタとが互いに連結されている第１セルノードと、第
２アクセストランジスタの第１端子と第１ドライブトラ
ンジスタのゲートと第２ノードレジスタとが互いに連結
されている第２セルノードとを有する半導体メモリデバ
イスにおいて、 第１、第２ドライブトランジスタと第１、第２アクセス
トランジスタとはいずれもそれらのチャネル方向が同一
となるように形成したことを特徴とするＳＲＡＭセル。 - 【請求項４】 前記第１、第２アクセストランジスタの
ゲートはそれぞれ前記第１、第２ドライブトランジスタ
のゲートの一部と積層されてそれらのゲートと平行に形
成され、第１、第２アクセストランジスタのゲートは互
いに連結されて共通ラインとして使用されることを特徴
とする請求項３記載のＳＲＡＭセル。 - 【請求項５】 第１、第２アクセストランジスタ、第
１、第２ドライブトランジスタ、第１、第２ロードレジ
スタを有し、かつ、第１アクセストランジスタの第１端
子と第２ドライブトランジスタのゲートと第１ロードレ
ジスタとが互いに連結されている第１セルノードと、第
２アクセストランジスタの第１端子と第１ドライブトラ
ンジスタのゲートと第２ノードレジスタとが互いに連結
されている第２セルノードとを有するＳＭＲＡＭセルの
製造方法において、 不純物領域とゲートとを有する前記第１及び第２ドライ
ブトランジスタをそれぞれのゲート電極が平行になるよ
うに半導体基板上に形成する工程と、 不純物領域とゲート電極とを有し、そのゲート電極が第
１及び第２ドライブトランジスタのゲート電極に一部を
オーバラップさせて同じ方向を向くように第１及び第２
アクセストランジスタを形成する工程と、 それぞれのトランジスタを形成させた半導体基板の表面
に絶縁物膜を形成させ、その膜に第１及び第２ドライブ
トランジスタの不純物領域に達するコンタクトホールを
形成する工程と、 コンタクトホールを形成させた絶縁膜上にそのコンタク
トホールを介して第１及び第２ドライブトランジスタの
不純物領域にそれぞれ連結される第１及び第２ロードレ
ジスタを形成する工程と、を備えることを特徴とするＳ
ＲＡＭセルの製造方法。 - 【請求項６】 前記絶縁膜上に第１、第２ドライブトラ
ンジスタの不純物領域と連結される薄膜トランジスタか
らなる第１、第２ロードレジスタを形成する工程と、 前記絶縁膜、第１、第２ロードレジスタのゲート電極上
に他の絶縁膜を形成する工程と、を更に備えることを特
徴とする請求項５記載のＳＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR18422/1997 | 1997-05-13 | ||
| KR1019970018422A KR100249156B1 (ko) | 1997-05-13 | 1997-05-13 | 에스램(sram)셀및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321734A true JPH10321734A (ja) | 1998-12-04 |
| JP2952589B2 JP2952589B2 (ja) | 1999-09-27 |
Family
ID=19505684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130069A Expired - Fee Related JP2952589B2 (ja) | 1997-05-13 | 1998-05-13 | Ｓｒａｍセル及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6066524A (ja) |
| JP (1) | JP2952589B2 (ja) |
| KR (1) | KR100249156B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413811B1 (en) | 1999-07-05 | 2002-07-02 | Nec Corporation | Method of forming a shared contact in a semiconductor device including MOSFETS |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2787240B1 (fr) * | 1998-12-14 | 2002-08-09 | St Microelectronics Sa | Procede de realisation d'une resistance dans un circuit integre et dispositif integre correspondant de memoire vive statique a quatre transistors et deux resistances |
| US7679131B1 (en) * | 1999-08-31 | 2010-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
| KR100418089B1 (ko) * | 2001-06-21 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 박막 트랜지스터 제조 방법 |
| JP2004273972A (ja) * | 2003-03-12 | 2004-09-30 | Renesas Technology Corp | 半導体装置 |
| TWI567736B (zh) * | 2011-04-08 | 2017-01-21 | 半導體能源研究所股份有限公司 | 記憶體元件及信號處理電路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011416B2 (ja) * | 1989-04-14 | 2000-02-21 | 株式会社東芝 | スタティック型メモリ |
| JP2916306B2 (ja) * | 1991-09-06 | 1999-07-05 | 株式会社東芝 | 半導体装置 |
| JP2601171B2 (ja) * | 1993-12-17 | 1997-04-16 | 日本電気株式会社 | スタティック型半導体記憶装置 |
| US5683930A (en) * | 1995-12-06 | 1997-11-04 | Micron Technology Inc. | SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making |
| US5824579A (en) * | 1996-04-15 | 1998-10-20 | Motorola, Inc. | Method of forming shared contact structure |
| US5843816A (en) * | 1997-07-28 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell |
-
1997
- 1997-05-13 KR KR1019970018422A patent/KR100249156B1/ko not_active IP Right Cessation
-
1998
- 1998-04-28 US US09/066,683 patent/US6066524A/en not_active Expired - Fee Related
- 1998-05-13 JP JP10130069A patent/JP2952589B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-06 US US09/412,981 patent/US6303966B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413811B1 (en) | 1999-07-05 | 2002-07-02 | Nec Corporation | Method of forming a shared contact in a semiconductor device including MOSFETS |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100249156B1 (ko) | 2000-03-15 |
| JP2952589B2 (ja) | 1999-09-27 |
| US6303966B1 (en) | 2001-10-16 |
| KR19980083222A (ko) | 1998-12-05 |
| US6066524A (en) | 2000-05-23 |
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