JPH0398317A - Ｄ／ａ変換器の抵抗ラダー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、抵抗分圧型のＤ／Ａ変換器の抵抗ラダーに
関する。

（従来の技術） 従来の抵抗分圧型のＤ／Ａ変換器の抵抗ラダとしては、
例えば第４図に示すようなものがある。

抵抗ラダーには、他にＲ−２Ｒ型等のものがあるが、抵
抗分圧型のものは単調性に優れているため、４〜８ビッ
ト程度のビット数の余り多くないＤ／Ａ変換器によく用
いられている。

抵抗分圧型の抵抗ラダーは、抵抗値の等しい複数の抵抗
１を直列接続した抵抗鎖１０てｎビットのディジタル量
に対し基準電圧としての所定の電圧ＶＤＤを２ｎ個に抵
抗分圧し、その各分圧点てある出力端子３−１、３−２
、・・・　３−ｎにディジタル人力に対応したアナログ
量が出力されるようになっている。

上記の抵抗鎖１０が、半導体基板上に作られる場合は、
第５図に示すように、ｎ形半導体基板４の主面にｐウェ
ル５が形戊され、このｐウェル５中のｎ＋拡散層抵抗６
により、その抵抗鎖１０が作られる例が多い。ｎ＋拡散
層抵抗６の一端に電圧ＶＤＤが加えられ、他端は低電位
点（接地）に接続されている。ｐウェル５は接地されて
いてｎ＋拡散層抵抗６をｐｎ接合分離するとともに、そ
のｎ＋拡散層抵抗６とｎ形半導体基板４の間のシールド
として機能し、ノイズ結合を少なくするようにしている
。

しかし、ｎ＋拡散層抵抗６とｐウェル５の間は、上述の
ように逆バイアスされたｐｎ接合で分離されているので
、ｎ＋拡散層抵抗６側とｐウエル５側にそれぞれ空乏層
が伸びる。このうち、特に、ｎ＋拡散層抵抗６側への空
乏層の伸びは、直接、抵抗１の抵抗値の変化となり、抵
抗鎖１０の各出力端子３−１、３−２、・・・　３−ｎ
からの抵抗分圧出力の精度が落ちる。ここで、各抵抗１
による正確な電圧分圧値はＶＤ　Ｄ　／２’である。

ｎ＋拡散層抵抗６側の空乏層厚さＷｎは近似的に次式で
与えられる。

Ｗｎ基　　ε●　　ｑ●　　　　　　　・・・（１）こ
こに、εはＳＬの誘電率、ｑは単位電荷、Ｎはｎ′″拡
散の濃度、Ｖはｎ＋拡散層抵抗６と、ｐウェル５間のバ
イアス電圧値である。第５図において、ｎ＋拡散層抵抗
６の右端ではＶ＝２φＦ（φＦ：フェルミ電位）、左端
ではＶ−（ＶＤＤ＋２φＦ）である。従って、ｎ＋拡散
層抵抗６の左端の方が空乏層が厚くなって抵抗値が高く
なる。

第６図は、これを図示したものであり、空乏層７がｎ＋
拡散層抵抗６に食い込み、抵抗値を変化させることにな
る。そして、正確な抵抗分圧値からのオフセットは、累
積効果てｎ＋拡散層抵抗の中央部（分圧中間点）が一番
大きくなる。

また、ビット数が多くなると、ｎ十拡散層抵抗６が長く
なり、面積的にも大きくなるので、製造工程による抵抗
値のばらつきも無視てきないものとなり、抵抗分圧の精
度が落ちる。

（発明が解決しようとする課題） ３ ４ 半導体基板上の拡散層抵抗で作られた従来のＤ／Ａ変換
器の抵抗ラダーにあっては、空乏層による影響及び製造
工程によるばらつき等により、抵抗分圧の精度が落ちる
という問題があった。

そこで、この発明は、空乏層による影響及び製造工程に
よるばらつき等を減少させて抵抗分圧の精度を上げるこ
とができるＤ／Ａ変換器の抵抗ラダーを提供することを
目的とする。

［発明の構成コ （課題を解決するための手段） この発明は上記課題を解決するために、抵抗分圧を用い
てディジタル入力に対応したアナログ量を出力する抵抗
分圧型のＤ／Ａ変換器の抵抗ラダーであって、第２導電
形の半導体基板の主面に形成された第１導電形ウェルと
、該第１導電形ウェル内に形成された第２導電形の拡散
層抵抗からなり、その一端と他端との間に加えられた所
定の電圧を所要の複数個に抵抗分圧する第１の抵抗ラダ
ー部と、前記半導体基板の主面に形威された第１導電形
の拡散層抵抗からなり、その一端と他端との間に加えら
れる前記所定の電圧と同一の電圧を抵抗分圧し、この分
圧点のうち少なくとも分圧中間点が前記第１の抵抗ラダ
ー部の分圧中間点に接続された第２の抵抗ラダー部とを
有することを要旨とする。

（作用） 上記構戊において、第１導電形ウェル内に形威された第
２導電形の拡散層抵抗と、第２導電形半導体基板古に形
成された第１導電形の拡散層抵抗とでは、空乏層の影響
による中間点の分圧電圧のオフセット量は正、負逆にな
る。従って、第１と第２の抵抗ラダー部の分圧中間点同
士を共通接続することにより、そのオフセット量が打消
されて正確な分圧電圧が出力される。また、２個の拡散
層抵抗を並列使用することにより製造工程によるばらつ
きの影響が補償される。上述のように、空乏層による影
響及び製造工程によるばらつきが補償される結果、抵抗
分圧の精度が上げられる。

（実施例） 以下、この発明の実施例を図面に基づいて説明６ する。

第１図及び第２図は、この発明の一実施例を示す図であ
る。

なお、第１図、第２図及び後述の第３図において、前記
第４図ないし第６図における部材及び部位等と同一ない
し均等のものは、前記と同一符号を以って示し、重複し
た説明を省略する。

まず、Ｄ／Ａ変換器の抵抗ラダーの構成を説明すると、
この実施例の抵抗ラダーは、第１の抵抗ラダー部（抵抗
鎖）１０と、第２の抵抗ラダー部２０との１対の抵抗ラ
ダー部で構成されている。

第１の抵抗ラダー部１０は、第１図（ａ）に示すように
、第２導電形の拡散層抵抗であるｎ＋拡散層抵抗６によ
り形成されている。また、第１図（ｂ）に示すように、
ｎ形半導体基板４の主面にｎウェル８が形成され、この
ｎウェル８の中のｐ＋拡散層抵抗９により、第２の抵抗
ラダー部２０が作られている。ｐ＋拡散層抵抗９の一端
に電圧ＶＤＤが加えられ、他端は接地されている。ｎウ
エル８には電圧ＶＤＤが加えられ、ｐ＋拡散層抵抗９は
、ｎウエル８からｐｎ接合分離されている。

なお、ｐ＋拡散層抵抗９とｎ形半導体基板４とのノイズ
結合を避けるために、ｎウエル８とｎ形半導体基板４と
の間にｐ形拡散層を形成し、これを接地するようにして
もよい。

そして、第２図（ａ）に示すように、第２抵抗ラダ部２
０の分圧中間点２ａが第１抵抗ラダー部１０の分圧中間
点１ａに接続され、その接続部から共通中間端子が取出
されている。

一方、第２図（ｂ）は、共通中間端子の他に、各出力端
子（共通中間端子３−ｍを除く３−１、３２、・・・、
３−ｎ）が、それぞれ共通接続されている。

次に、上述のように構成された抵抗ラダーの作用を説明
する。

第１図（ａ）において、第１の抵抗ラダー部１０てある
ｎ＋拡散層抵抗６の中間点の本来の正確な分圧電圧はＶ
ＤＤ／２である。しかし、空乏層７の発生のために、ｎ
′″拡散層抵抗６における電圧ｖＤＤの印加点側の抵抗
が高くなり、中間点電圧は（Ｖｏ　ｏ　／２）一Δにな
る。Δは前記（１）式による空乏層の食い込みのために
発生する抵抗値のオフセット量である。

一方、第１図（ｂ）においては、空乏層７の発生のため
に、ｐ＋拡散層抵抗９の中間点電圧は（ＶＤ　Ｄ　／２
）＋Δとなる。ｎ１拡散層抵抗６とｐ＋拡散層抵抗９の
拡散濃度が等しければオフセット量Δは、第１図（ａ）
と同図（ｂ）とでは同一である。

従って、第２図（ａ）に示すように、第１と第２の抵抗
ラダー部１０、２０の分圧中間点同士を共通接続し、抵
抗ラダー部全体の抵抗値をほぼ同一にしておけば、第１
の抵抗ラダー部１０の中間電圧（ｖＤＤ／２）一Δと、
第２の抵抗ラダー部２０の中間点電圧（Ｖｏ　ｏ　／２
）＋Δとでオフセット量Δが打消され、本来の正確な中
間点電圧ＶＤＤ／２が出力される。

第２図（ｂ）のように、第１と第２の抵抗ラダー部１０
、２０の各出力端子３−１、３−２、・・・　３−ｎを
共通接続しておけば、各出力についてオフセットの補償
が一層確実になされる。

また、上述のように、空乏層の影響によるオフセット量
の補償とともに、２個の拡散層抵抗６、９を並列使用す
ることにより製造工程によるばらつきの影響も補償され
る。

次いで、第３図には、この発明の他の実施例を示す。

この実施例は、第１の抵抗ラダー部１０となるｎ”拡散
層抵抗６の電源ＶＤＤ側の近傍に、第２の抵抗ラダー部
２０となるｐ＋拡散層抵抗９の接地側を配置し、またｎ
＋拡散層抵抗６の接地側の近傍に、ｐ＋拡散層抵抗９の
電源ＶＤＤ側を配置したものである。

第１の抵抗ラダー部１０と第２の抵抗ラダー部２０とは
、各出力端子３−１、３−２、・・・　３ｎがそれぞれ
共通接続されている。第１の抵抗ラダー部１０と第２の
抵抗ラダー部２０の各出力端子３−１、３−２、・・・
　３−ｎの順序は、位置が逆になるので、その共通接続
線１１は、図示のように交差している。

この実施例の構成のようにすると、拡散層抵抗６、９を
作るときのイオン打込みにおいて、例えば酸化膜（これ
を通してイオンを打込む）の膜厚のばらつきにより、イ
オン打込み量にばらつきが生じ、従って抵抗値１、２に
ばらつきが生じても、そのばらつきの影響を補償するこ
とができる。例えば、第３図の上方の抵抗値が低く、下
方の抵抗値が高くなるような場合を考えると、接続線１
１が交差して接続されているために、抵抗値の高い方と
低い方とが互いに補償されることになる。このように酸
化膜の膜厚のばらつき等に起因する抵抗値のばらつきが
生じても、各出力端子３゛−１、３−２、・・・　３−
ｎに生じる分圧電圧の精度を落さないようにすることが
できる。

ｎ＋拡散層抵抗６とｐ＋拡散層抵抗９とは、別のイオン
打込みで行うので、イオン打込み量自体のばらつきは前
記一実施例の場合と比べて変らないが、この実施例では
、上述のように酸化膜厚のような製造工程上の他の共通
要素で生じるばらつきを減らすことが可能となる。

従って、この実施例では、空乏層の影響による分圧電圧
のオフセット量を打消すことができるとともに、拡散層
自体のばらつきの影響を一層少なくすることができる。

［発明の効果］ 以上説明したように、この発明によれば、その構戊を、
第２導電形の半導体基板の主面に形戊された第１導電形
ウェルと、この第１導電形ウェル内に形成された第２導
電形の拡散層抵抗からなり、その一端と他端との間に加
えられた所定の電圧を所要の複数個に抵抗分圧する第１
の抵抗ラダー部と、前記半導体基板の主面に形成された
第１導電形の拡散層抵抗からなり、その一端と他端との
間に加えられる前記所定の電圧と同一の電圧を抵抗分圧
し、この分圧点のうち少なくとも分圧中間点が前記第１
の抵抗ラダー部の分圧中間点に接続された第２の抵抗ラ
ダー部とを有するようにしたため、第１導電形ウエル内
の第２導電形の拡散層抵抗と、第２導電形半導体基板再
の第１導電形の拡散層抵抗とでは、空乏層の影響による
中間点の分圧電圧のオフセット量は、正、負逆になるの
で、１１ １　２ これを打消すことができ、また２個の拡散層抵抗を並列
使用することにより製造工程によるばらつきの影響を補
償することができて、抵抗分圧の精度を上げることがで
きるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係るＤ／Ａ変換器の抵抗ラダーの一
実施例を示す縦断面図、第２図は上記一実施例の回路構
成を示す回路図、第３図はこの発明の他の実施例の回路
構威を示す回路図、第４図は従来のＤ／Ａ変換器の抵抗
ラダーを示す回路図、第５図は上記従来例の構造を示す
縦断面図、第６図は上記従来例の問題点を説明するため
の縦断面図である。 １、２：抵抗、 ３−１、３−２、・・・ ４：半導体基板、 ６：ｎ＋拡散層抵抗 ９：ｐ＋拡散層抵抗、 １０：第１の抵抗ラダー部、 ２０：第２の抵抗ラダー部。 １　ａ　％　２　ａ　：分圧中間点、 ３−ｎ：出力端子、 ５：ｐウエル、 ８：ｎウエル１

Claims (1)

1. 【特許請求の範囲】 抵抗分圧を用いてディジタル入力に対応したアナログ量
   を出力する抵抗分圧型のＤ／Ａ変換器の抵抗ラダーであ
   って、 第２導電形の半導体基板の主面に形成された第１導電形
   ウェルと、 該第１導電形ウェル内に形成された第２導電形の拡散層
   抵抗からなり、その一端と他端との間に加えられた所定
   の電圧を所要の複数個に抵抗分圧する第１の抵抗ラダー
   部と、 前記半導体基板の主面に形成された第１導電形の拡散層
   抵抗からなり、その一端と他端との間に加えられる前記
   所定の電圧と同一の電圧を抵抗分圧し、この分圧点のう
   ち少なくとも分圧中間点が前記第１の抵抗ラダー部の分
   圧中間点に接続された第２の抵抗ラダー部と を有することを特徴とするＤ／Ａ変換器の抵抗ラダー。